RISC-V单周期CPU设计——次仁欧珠实验报告

"次仁欧珠的实验报告，关于实现一个单周期执行RISC-V基本整数指令集RV32I的CPU设计。硬件设计使用VHDL或Verilog语言，实验报告则采用Markdown或PDF格式。报告中包含了ALU模块的详细Verilog代码实现。" 在这份实验报告中，次仁欧珠完成了基于RISC-V架构的CPU设计，特别是针对其基本整数指令集RV32I的单周期实现。RISC-V是一种开放源码的指令集架构（ISA），旨在简化处理器设计并提高效率。RV32I是RISC-V的基础版本，支持32位指令，主要包括整数运算。 实验的核心是ALU（算术逻辑单元）的设计，它是CPU中的关键组件，负责执行基本的算术和逻辑运算。ALU模块在Verilog中被实现，它有多个输入和一个输出。输入包括两个32位数据信号ReadData1和ReadData2，一个外部输入inExt，一个7位操作码opCode，5位移位量shamt，一个ALUSrcB控制信号，以及3位ALU操作码ALUOp。输出是32位的结果result。 ALU模块内部逻辑根据opCode和ALUOp来决定执行何种操作。例如，当opCode等于7'b0010011时，表示执行通用算术和逻辑操作，ALUOp用于选择具体的操作，如加法（ADDI）、左移位（SLLI）等。如果opCode等于7'b0110011，表示进行比较操作（如SLT，小于比较）。在每个case语句中，ALU会计算相应的结果并更新result。 ALU模块还考虑了可能的条件，如当结果为零时，原本还有一个输出信号`zero`会被设置为1，但在这个例子中，`zero`信号并未实际连接到任何地方。这可能是因为实验报告中省略了一些细节，或者在实际实现中使用了不同的处理方式。 整个实验过程中，除了ALU模块，CPU还需要其他组成部分，比如寄存器堆、控制单元、数据内存访问单元等，这些都构成了一个完整的CPU系统。不过，这个报告主要聚焦于ALU的设计，这是CPU执行指令的关键部分。 实验的最终提交内容包括所有设计代码和相关的文档，这表明次仁欧珠不仅完成了硬件设计，还记录了详细的设计过程和结果，这对于理解和复现这个RISC-V CPU的单周期实现非常有帮助。