Core Generator：通信网络中创建新工程的详细教程

在通信与网络的设计过程中，Core Generator是一个重要的辅助工具，特别是在那些Institute of Electrical and Electronics Engineers (IEEE) System Verilog Extensions for Synthesis and Simulation (VHDL-2008) Integrated Synthesis Environment (ISE)集成开发工具无法利用Com Generator功能的情况下。Core Generator允许用户独立创建新的工程，以实现诸如Memory Editor等高级功能。 操作步骤首先涉及启动Core Generator。在Windows系统中，从"开始"菜单进入"Xilinx ISE 10.1"，然后选择"Accessories"并找到"Core Generator"。启动后，用户可以选择加载现有的设计工程或点击"Create a New Project"来初始化一个新项目。 在新工程的创建过程中，用户主要关注以下几个关键选项卡： 1. **Part**选项卡：此部分用于设置新工程的目标器件类型，包括器件封装和速度等级。这决定了工程将针对哪种特定的硬件平台进行设计。 2. **Generator**选项卡：这是设计流程的核心部分，用户可以选择设计语言，如VHDL、Verilog或Schematic（原理图），作为设计的基础模板。此外，还可以自定义每个模块的输出产品，以便满足特定的兼容性和优化需求。 3. **Flow Settings**选项组：这部分允许用户指定供应商特定的编译和解释风格，例如不同工具可能对总线格式有不同的要求。用户可以设置"Vendor"选项以适应所需的网表格式，比如"NetlistBusFormat"中的"B<n:m>"，这是指代的总线宽度和深度。 4. **Design Entry**和**Custom Output Products**选项：前者决定设计输入的格式，后者则让用户可以针对每个生成的模块选择是否输出，确保输出产物符合目标工具的需求。 通过这些选项卡，设计师能够细致地配置项目设置，以确保Core Generator生成的代码、网表和其他相关文件能够在特定的硬件平台上正确编译和仿真。Core Generator是通信与网络工程设计中一个灵活且功能强大的辅助工具，它扩展了ISE工具的功能范围，提高了设计的灵活性和定制性。