FPGA状态机设计指南：米里型与摩尔型

"FSM设计指导，探讨了FPGA状态机的实现，强调了好代码风格对时序收敛的重要性。文章介绍了FSM的基本概念，包括米里型和摩尔型，以及设计方法和注意事项，特别提到了同步时序设计和组合逻辑的分离对于优化和综合的关键作用。" 在FPGA设计中，状态机是一种常用的设计结构，尤其在处理复杂的时序逻辑问题时显得尤为重要。状态机主要分为米里型（Mealy）和摩尔型（Moore），这两者的主要区别在于输出如何依赖于当前状态和输入。米里型的状态机输出不仅取决于当前状态，还取决于输入信号；而摩尔型的状态机输出只取决于当前状态。 设计FSM时，关键要素包括输入、状态、状态转移条件以及状态的输出条件。输入可能包括复位信号，状态通常用二进制、格雷码或独热编码来表示。独热编码虽然需要更多的触发器，但能避免状态转换时的毛刺问题，适合FPGA环境。而格雷码则在组合逻辑路径上具有优势，适用于CPLD。 在实现FSM的Verilog代码中，推荐采用将状态转移和状态操作分开的方法。这通常意味着使用两个`always`块，一个处理时序逻辑（状态转移），另一个处理组合逻辑（状态判断和输出）。同步时序逻辑的`always`块通常在时钟边沿触发，例如`always @(posedge clk)`，并考虑复位条件。组合逻辑的`always`块则对当前状态和输入敏感，如`always @(*)`，用于计算下个状态和输出。 设计FSM时需要注意以下几点： 1. 同步设计原则：确保状态机的更新基于时钟边沿，以减少不确定性和 metastability 问题。 2. 清晰的编码风格：使用清晰的变量命名和结构，便于阅读和理解。 3. 时序约束：添加适当的时序约束，帮助综合工具优化逻辑，提高时序性能。 4. 避免状态机的自锁：设计时要确保没有可能导致状态机陷入无限循环的转移条件。 5. 输出的确定性：确保在任何状态下，输出都能得到正确计算，避免悬空或不确定的输出。 良好的FSM设计能够促进代码的优化，有利于时序收敛，从而提高整个设计的性能和可靠性。同时，这样的设计也更容易进行调试和维护，是FPGA开发中的重要实践。