芯片制造商提供,这样设计时可以调用库中资源。
VHDL语言的语法和其它的高级语言大致一样,但由于要实现实际的电路描述,
故又有其本身特殊之处,其中最重要的就是电路之间的互联结构和互联信号的并
发性,故VHDL的基本描述可分为顺序描述语句和并行描述语句,顺序语句用来实
现模型的算法,并行语句则用来体现各模型算法之间的连接关系,实现互联信号
描述的并发性。
实体是设计中最基本的模块,设计的最顶层是顶级实体,如果设计分层次那
么在顶级实体中要包括较低级别的实体。
结构体(ARCHITECTUREBODY):所有能被仿真的实体都有一个结构体描述,结
构体描述主要用来描述实体的内部结构,即描述一个实体的功能。VHDL允许采用
3种描述格式来描述设计构造,即行为描述、寄存器传输级描述、结构描述方式,
或者是这些结构的任意组合,并且以不同层次的抽象来描述设计,从算法运用到
基本门级描述。
VHDL三种描述方式:行为描述,结构描述,寄存器传输级描述RTL描述(也称
为数据流描述)。配置语句描述的是层与层的连接关系以及实体和结构体之间的
连接关系,设计者可利用配置语句来选择不同的结构体,使其与将要设计的实体
相对应,最清楚地理解是把配置看作模块的零件清单,是把零件安装到实体的最
基本的设计单元。
2.3 Quartus II 9.0 简介
Quartus II 是 Altera 公司的综合性 PLD 开发软件,支持原理图、VHDL、
VerilogHDL 以及 AHDL(Altera Hardware Description Language)等多种设计输
入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整
PLD 设计流程。
三种输入方式,即图形输入,文本输入和波形输入。此外,符号编辑器用
于编辑用户自己的模块符号。
设计实现在 FPGA 器件内物理地实现所需地逻辑。这个过程由 Quartus
II 中的核心部分编译器完成。它依据设计输入文件自动生成用于器件编程、
波形仿真、延时分析等所需的数据文件。
设计仿真是由仿真器和时延分析器利用编译器产生的数据文件,自动完
成逻辑功能仿真和延时特性仿真。通过仿真,发现设计中的错误与不足,对设
计输入进行修改和完善,最终达到设计要求。
在仿真结果正确以后,就可以进行器件编程,即通过编程器(Programmer)
将设计文件下载到 FPGA 芯片中,在实际芯片中进行实际信号的时序验证,就
芯片的实际运行性能进行系统测试。
Quartus II软件9.0版的新增功能包括:新的SSN分析器工具——提示设计人