降低能耗的逐次逼近ADC设计技术：1.2pF输入及95fJ/转换步的10位原型

本论文主要探讨了" Easily-Integrated and Energy-Efficient Design Techniques for SAR ADC"，即针对 Successive Approximation Register (SAR) Analog-to-Digital Converters (ADCs)提出四种创新设计技术。作者黄冠颖在国立成功大学电气工程系攻读博士学位期间，针对SAR ADC的电路设计进行深入研究，旨在优化这些转换器的性能并减少设计复杂性。 首先，作者提出了一种低输入负载架构，针对10位分辨率的SAR ADC，采用了0.13微米CMOS工艺。这一创新减少了输入电容至1.2皮法拉（pF），显著降低了前端信号缓冲器和参考电压缓冲器的设计负担。在1.2伏特供电和12兆次/秒的采样速率下，该ADC的功耗仅为0.32毫瓦（mW），信号噪声与动态范围（SNDR）达到了50.89分贝（dB），显示出优异的性能，其每个转换步骤的能效(FOM)为95飞焦耳(fJ)。 其次，论文中提到的第二个技术是能量高效的恢复式切换策略，它应用于一个10位、每秒3千万次采样的SAR ADC。与传统的单调切换相比，这种切换方法通过降低输入共模电压漂移，改善了比较器的动态偏移电压和寄生电容的影响。这一技术在每次数字模拟转换过程中都不消耗额外功率，从而减轻了参考电压缓冲器的设计难度。这个ADC实现于90纳米互补金属氧化物半导体（CMOS）工艺，工作于1伏特供电和3千万次/秒的采样速率下。 此外，论文还可能包括其他两个设计技术，它们可能涉及SAR ADC的电源管理、误差补偿、功耗优化或架构改进等方面。通过这些设计技术，作者不仅提高了SAR ADC的整体性能，还实现了更高的集成度和更低的能耗，对于现代电子系统中的能源效率和小型化设计具有重要意义。 整个研究工作通过实际的芯片制造和测量验证了这些设计的有效性，对SAR ADC领域的理论和实践都做出了贡献，为后续的ADC设计提供了有价值的技术参考和实践经验。