图中蓝色背景子模块为 PCS 层, 是标准的可综合 CMOS 数字逻辑, 可以硬逻辑实现, 也
可以使用 FPGA 软逻辑实现,相对比较容易被理解。褐色背景的子模块是 PMA 层,是数模
混合 CML/CMOS 电路,是理解 SerDes 区别于并行接口的关键 ,也是本文要讨论的内容。
发 送 方 向 (Tx) 信 号 的 流 向 : FPGA软 逻 辑 (fabric)送 过 来 的 并 行 信 号 , 通 过 接 口
FIFO(Interface FIFO),送给 8B/10B编码器(8B/10B encoder)或扰码器(scambler),以避
免数据含有过长连零或者连 1。之后送给串行器(Serializer)进行 并->串 转换。串行数据
经过均衡器(equalizer)调理,有驱动器(driver)发送出去。
接收方向 (Rx)信号的流向 , 外部串行信号由线性均衡器 (Linear Equalizer)或 DFE (Decision
Feedback Equalizer 判决反馈均衡 )结构均衡器调理,去除一部分确定性抖动 (Deterministic
jitter)。 CDR 从数据中恢复出采样时钟, 经解串器变为对齐的并行信号。 8B/10B 解码器 (8B/10B
decoder)或解扰器 (de-scambler)完成解码或者解扰。 如果是异步时钟系统 (plesio-synchronous
system),在用户 FIFO 之前还应该有弹性 FIFO 来补偿频差。
补充:均衡器
在通信系统的基带或中频部分插入的,能够减少码间干扰, 起到补偿作用的滤波器。分为频域均衡器
和时域均衡器。
频域均衡器
频域均衡器利用可调滤波器的频率特性来弥补实际信道的幅频特性和群延时特性,使包括均衡器在内
的整个系统的总频率特性满足无码间干扰传输条件。
时域均衡器
时域均衡器是直接从时间响应角度考虑,使包括均衡器在内的整个传输系统的冲激响应满足无码间干
扰条件。频域均衡满足奈奎斯特整形定理的要求,仅在判决点满足无码间干扰的条件相对宽松一些。所以,
在数字通信中一般时域均衡器使用较多。
时域均衡器可以分两大类:线性均衡器和非线性均衡器。如果接收机中判决的结果经过反馈用于均衡
器的参数调整,则为非线性均衡器;反之,则为线性均衡器。在线性均衡器中,最常用的均衡器结构是线
性横向均衡器,它由若干个抽头延迟线组成,延时时间间隔等于码元间隔。非线性均衡器的种类较多,包
括判决反馈均衡器(DFE)、最大似然(ML)符号检测器和最大似然序列估计等。
PLL 负责产生 SerDes 各个模块所需要的时钟信号 ,并管理这些时钟之间的相位关系。以
图中线速率 10Gbps 为例 ,参考时钟频率 250MHz。 Serializer/Deserializer 至少需要 5GHz 0 相位
时钟和 5GHz 90 度相位时钟, 1GHz(10bit 并行 )/1.25GHz(8bit 并行 )时钟等。
一个 SerDes 通常还要具调试能力。 例如伪随机码流产生和比对,各种环回测试,控制
状态寄存器以及访问接口, LOS 检测 , 眼图测试等。
2.1 串行器解串器(Serializer/Deserializer)