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深度解析:纠正内存技术误区,掌握终极内存知识
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更新于2024-07-18
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"《终极内存技术指南》是一份全面且进阶的内存技术参考资料,针对DIY爱好者和专业技术人员,特别关注于内存技术的深度解析。该指南将内存视为计算机性能的关键组成部分,强调了它在数据处理中的核心角色,不仅仅是作为主板和CPU的附加配件,而是直接影响系统运行速度和效率。 在文章开头,作者指出1998年440BX主板和PC66/100内存标准的引入使得内存技术开始受到DIYer的关注,特别是内存时序参数(如CL参数)的重要性被广泛认识。然而,这个时期也伴随着大量关于内存技术的误导,包括对于内存交错(如4-Way Interleave)控制的误解,尽管一些早期文章试图深入探讨,但其中存在不少错误。 VIA芯片组4路交错内存控制和内存容量限制的研究成为理解内存技术的新里程碑,特别是在2001年的相关文章中,杂志对内存交错原理和容量限制原因进行了详尽的剖析。这引发了一波内存技术的学习热潮,但也揭示了当时媒体中知识传播的问题,即许多技术文章可能存在错误,甚至来自国外的资料也不例外。 尽管如此,读者对内存技术的兴趣并未减退,反而日益增长。这部分用户不再满足于基础的内存使用技巧,他们渴望深入理解这个领域的专业知识,尽管这些知识在短期内可能对实际应用帮助不大,但对于满足他们的好奇心和提升技术素养来说至关重要。比如,关于VIA芯片组的内存容量限制问题,直到今天仍然是内存技术讨论中的一个重要课题。 《终极内存技术指南》提供了一个系统化的平台,帮助读者纠正过去的误解,学习到更准确、深入的内存技术知识,对于那些追求技术进步和深入了解计算机工作原理的读者来说,这份指南具有很高的价值。"
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七.SDRAM 的读/写时序与突发长度
1、数据输出(读)
在选定列地址后,就已经确定了具体的存储单元,剩下的事情就是数据通过数据 I/O 通道(DQ)输出
到内存总线上了。但是在 CAS 发出之后,仍要经过一定的时间才能有数据输出,从 CAS 与读取命令发出到
第一笔数据输出的这段时间,被定义为 CL(CAS Latency,CAS 潜伏期)。由于 CL 只在读取时出现,所以
CL 又被称为读取潜伏期(RL,Read Latency)。CL 的单位与 tRCD 一样,为时钟周期数,具体耗时由时钟
频率决定。
不过,CAS 并不是在经过 CL 周期之后才送达存储单元。实际上 CAS 与 RAS 一样是瞬间到达的,但 CAS
的响应时间要更快一些。为什么呢?假设芯片位宽为 n 个 bit,列数为 c,那么一个行地址要选通 n×c 个存
储体,而一个列地址只需选通 n 个存储体。但存储体中晶体管的反应时间仍会造成数据不可能与 CAS 在同
一上升沿触发,肯定要延后至少一个时钟周期。
由于芯片体积的原因,存储单元中的电容容量很小,所以信号要经过放大来保证其有效的识别性,这
个放大/驱动工作由 S-AMP 负责,一个存储体对应一个 S-AMP 通道。但它要有一个准备时间才能保证信号
的发送强度(事前还要进行电压比较以进行逻辑电平的判断),因此从数据 I/O 总线上有数据输出之前的
一个时钟上升沿开始,数据即已传向 S-AMP,也就是说此时数据已经被触发,经过一定的驱动时间最终传
向数据 I/O 总线进行输出,这段时间我们称之为 tAC(Access Time from CLK,时钟触发后的访问时间)。
tAC 的单位是 ns,对于不同的频率各有不同的明确规定,但必须要小于一个时钟周期,否则会因访问时过
长而使效率降低。比如 PC133 的时钟周期为 7.5ns,tAC 则是 5.4ns。需要强调的是,每个数据在读取时都
有 tAC,包括在连续读取中,只是在进行第一个数据传输的同时就开始了第二个数据的 tAC。
CL=2 与 tAC 示意图
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CL 的数值不能超出芯片的设计规范,否则会导致内存的不稳定,甚至开不了机(超频的玩家应该有体
会),而且它也不能在数据读取前临时更改。CL 周期在开机初始化过程中的 MRS 阶段进行设置,在 BIOS
中一般都允许用户对其调整,然后 BIOS 控制北桥芯片在开机时通过 A4-A6 地址线对 MR 中 CL 寄存器的信
息进行更改。
不过,从存储体的结构图上可以看出,原本逻辑状态为 1 的电容在读取操作后,会因放电而变为逻辑
0。所以,以前的 DRAM 为了在关闭当前行时保证数据的可靠性,要对存储体中原有的信息进行重写,这
个任务由数据所经过的刷新放大器来完成,它根据逻辑电平状态,将数据进行重写(逻辑 0 时就不重写),
由于这个操作与数据的输出是同步进行互不冲突,所以不会产生新的重写延迟。后来通过技术的改良,刷
新放大器被取消,其功能由 S-AMP 取代,因为在读取时它会保持数据的逻辑状态,起到了一个 Cache 的作
用,再次读取时由它直接发送即可,不用再进行新的寻址输出,此时数据重写操作则可在预充电阶段完成。
2、数据输入(写)
数据写入的操作也是在 tRCD 之后进行,但此时没有了 CL(记住,CL 只出现在读取操作中),行寻址
与列寻址的时序图和上文一样,只是在列寻址时,WE#为有效状态。
数据写入的时序图
从图中可见,由于数据信号由控制端发出,输入时芯片无需做任何调校,只需直接传到数据输入寄存
器中,然后再由写入驱动器进行对存储电容的充电操作,因此数据可以与 CAS 同时发送,也就是说写入延
迟为 0。不过,数据并不是即时地写入存储电容,因为选通三极管(就如读取时一样)与电容的充电必须
要有一段时间,所以数据的真正写入需要一定的周期。为了保证数据的可靠写入,都会留出足够的写入/
校正时间(tWR,Write Recovery Time),这个操作也被称作写回(Write Back)。tWR 至少占用一个时
钟周期或再多一点(时钟频率越高,tWR 占用周期越多),有关它的影响将在下文进一步讲述。
3、突发长度
突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式,连续传输所涉及到存储单元
(列)的数量就是突发长度(Burst Lengths,简称 BL)。 在目前,由于内存控制器一次读/写 P-Bank 位
宽的数据,也就是 8 个字节,但是在现实中小于 8 个字节的数据很少见,所以一般都要经过多个周期进行
数据的传输。上文讲到的读/写操作,都是一次对一个存储单元进行寻址,如果要连续读/写就还要对当前
存储单元的下一个单元进行寻址,也就是要不断的发送列地址与读/写命令(行地址不变,所以不用再对行
寻址)。虽然由于读/写延迟相同可以让数据的传输在 I/O 端是连续的,但它占用了大量的内存控制资源,
在数据进行连续传输时无法输入新的命令,效率很低(早期的 FPE/EDO 内存就是以这种方式进行连续的数
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据传输)。为此,人们开发了突发传输技术,只要指定起始列地址与突发长度,内存就会依次地自动对后
面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样,除了第一笔数据的传输
需要若干个周期(主要是之前的延迟,一般的是 tRCD+CL)外,其后每个数据只需一个周期的即可获得。
在很多北桥芯片的介绍中都有类似于 X-1-1-1 的字样,就是指这个意思,其中的 X 代表就代表第一笔数据
所用的周期数。
非突发连续读取模式:不采用突发传输而是依次单独寻址,此时可等效于 BL=1。虽然可以让数据是连
续的传输,但每次都要发送列地址与命令信息,控制资源占用极大
突发连续读取模式:只要指定起始列地址与突发长度,寻址与数据的读取自动进行,而只要控制好两
段突发读取命令的间隔周期(与 BL 相同)即可做到连续的突发传输
至于 BL 的数值,也是不能随便设或在数据进行传输前临时决定。在上文讲到的初始化过程中的 MRS
阶段就要对 BL 进行设置。目前可用的选项是 1、2、4、8、全页(Full Page),常见的设定是 4 和 8。顺
便说一下,BL 能否更改与北桥芯片的设计有很大关系,不是每个北桥都能像调整 CL 那样来调整 BL。某些
芯片组的 BL 是定死而不可改的,比如 Intel 芯片组的 BL 基本都为 4,所以在相应的主板 BIOS 中也就不会
有 BL 的设置选项。而由于目前的 SDRAM 系统的数据传输是以 64bit/周期进行,所以在一些 BIOS 也把 BL
用 QWord(4 字,即 64bit)来表示。如 4QWord 就是 BL=4。
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