Verilog实现交通灯控制器：分频、状态转换与倒计时设计

该文档是一份关于《FPGA技术实验》的西北工业大学学生实验报告，专注于verilog语言下的交通灯控制系统设计。实验旨在通过实际操作，让学生掌握复杂时序电路的设计方法，学会用框图表达程序逻辑，并熟悉中小规模集成电路系统综合设计。 实验的主要目标是设计一个交通信号控制电路，接收50MHz的时钟和复位信号，输出红、绿、黄三种颜色的信号。复位信号控制灯的初始化，当复位信号高电平时，所有灯熄灭。接着，系统进入一个循环：绿灯亮持续1分钟，黄灯闪烁10秒，红灯亮1分钟。此外，还增加了两个数码管来显示倒计时时间，采用BCD码表示不同灯色对应的亮灯时间和闪烁时间。 实验使用了SynplifyPro 9.6.2作为EDA工具，并配合ModelSimSE进行仿真。设计过程被划分为三个模块：顶层模块、控制模块和译码模块，每个模块都有特定的功能。顶层模块负责例化底层模块，不做实际逻辑设计；控制模块则是核心部分，它处理灯色的切换和倒计时逻辑，包括对时钟的分频、状态机的管理以及BCD码的转换；译码模块则负责将控制信号转化为实际灯的状态，同时包括显示功能。 在控制模块中，时钟经过分频后用于驱动整个电路，状态变量light_status用于跟踪当前灯的状态，绿灯亮起时开始计时并设置相应的灯亮信号。通过BCD码表示的倒计时时间，确保了各阶段的准确执行。整体设计中，学生需要深入理解并应用verilog语言，熟练运用硬件描述语言进行实际电路设计。 通过这个实验，学生不仅能提升数字逻辑设计技能，还能锻炼电路分析和编程能力，为未来在FPGA或ASIC设计领域打下坚实的基础。