Intel® 64 and IA-32 架构软件开发者手册：系统编程指南
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更新于2024-07-31
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"Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 3A: System Programming Guide, Part 1"
这份文档是Intel针对其64位（Intel® 64）和32位（IA-32）架构的软件开发人员手册的第一部分，系统编程指南。这个手册系列由五卷组成，涵盖了基本架构、指令集参考（从A-M和N-Z）、以及两个系统编程指南。当评估设计需求时，开发者需要参考所有五卷内容。
订单编号253668-038US标识的是2011年4月版本的第三卷第一部分。值得注意的是，文档明确指出，提供的信息与Intel的产品相关，但并不授予任何明示或暗示的知识产权许可。在销售和使用Intel产品时，除非另有约定，否则Intel不承担任何责任，并且否认任何形式的明示或暗示保修，包括但不限于特定用途的适用性、商品性和侵犯任何专利、版权或其他知识产权的责任。
手册中的"System Programming Guide, Part 1"主要关注系统级编程的细节，可能包含以下关键知识点：
1. **处理器架构**：详细解释Intel 64和IA-32架构的基本特性，如处理器寄存器、指令流水线、缓存系统和内存管理。
2. **寻址模式**：介绍如何在这些架构中进行内存寻址，包括线性地址、物理地址和虚拟地址的转换。
3. **内存管理**：涵盖分页机制、分段系统（IA-32架构特有的）、内存保护、以及与虚拟化相关的内存技术。
4. **中断和异常处理**：详述处理器如何响应硬件和软件引发的中断或异常，以及相应的处理流程。
5. **系统调用和异常处理**：描述操作系统如何通过系统调用来提供服务，以及异常处理的机制。
6. **多处理器（MP）系统**：讨论在多处理器环境中如何同步和协调处理器操作。
7. **I/O系统**：介绍与输入/输出设备交互的方法，包括中断处理、DMA（直接存储器访问）和I/O端口。
8. **电源管理和性能监控**：讲解如何优化代码以节省能源，以及如何利用性能计数器来分析和优化程序性能。
9. **线程和进程管理**：包括线程上下文切换、调度策略，以及进程间通信（IPC）的实现。
10. **系统初始化和引导**：描述BIOS、UEFI等启动过程，以及操作系统加载到内存的过程。
11. **调试工具和技术**：涵盖用于调试应用程序和系统的工具和技术，包括内建的调试功能和外部调试器的使用。
该手册对于开发在Intel 64和IA-32平台上运行的应用程序和系统软件的工程师来说是不可或缺的参考资料，它提供了深入的架构细节和编程指导，以帮助开发者充分理解和利用这些处理器的潜能。
CONTENTS
xvi Vol. 3A
PAGE
15.9.2.2 Transaction Type (TT) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-28
15.9.2.3 Level (LL) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-28
15.9.2.4 Request (RRRR) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-29
15.9.2.5 Bus and Interconnect Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-29
15.9.2.6 Memory Controller Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-30
15.9.3 Architecturally Defined UCR Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-30
15.9.3.1 Architecturally Defined SRAO Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31
15.9.3.2 Architecturally Defined SRAR Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-32
15.9.4 Multiple MCA Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-34
15.9.5 Machine-Check Error Codes Interpretation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-35
15.10 GUIDELINES FOR WRITING MACHINE-CHECK SOFTWARE. . . . . . . . . . . . . . . . . . . . . . . . . . . 15-35
15.10.1 Machine-Check Exception Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-35
15.10.2 Pentium
Processor Machine-Check Exception Handling . . . . . . . . . . . . . . . . . . . . . . . . . .15-37
15.10.3 Logging Correctable Machine-Check Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-37
15.10.4 Machine-Check Software Handler Guidelines for Error Recovery . . . . . . . . . . . . . . . . .15-39
15.10.4.1 Machine-Check Exception Handler for Error Recovery. . . . . . . . . . . . . . . . . . . . . . . .15-39
15.10.4.2 Corrected Machine-Check Handler for Error Recovery. . . . . . . . . . . . . . . . . . . . . . . .15-45
CHAPTER 16
DEBUGGING, PROFILING BRANCHES AND TIME-STAMP COUNTER
16.1 OVERVIEW OF DEBUG SUPPORT FACILITIES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1
16.2 DEBUG REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2
16.2.1 Debug Address Registers (DR0-DR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.2.2 Debug Registers DR4 and DR5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.2.3 Debug Status Register (DR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.2.4 Debug Control Register (DR7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16.2.5 Breakpoint Field Recognition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6
16.2.6 Debug Registers and Intel
®
64 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8
16.3 DEBUG EXCEPTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9
16.3.1 Debug Exception (#DB)—Interrupt Vector 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9
16.3.1.1 Instruction-Breakpoint Exception Condition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-10
16.3.1.2 Data Memory and I/O Breakpoint Exception Conditions. . . . . . . . . . . . . . . . . . . . . . . 16-12
16.3.1.3 General-Detect Exception Condition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-12
16.3.1.4 Single-Step Exception Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-12
16.3.1.5 Task-Switch Exception Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16.3.2 Breakpoint Exception (#BP)—Interrupt Vector 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16.4 LAST BRANCH, INTERRUPT, AND EXCEPTION RECORDING OVERVIEW. . . . . . . . . . . . . . 16-14
16.4.1 IA32_DEBUGCTL MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-14
16.4.2 Monitoring Branches, Exceptions, and Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-16
16.4.3 Single-Stepping on Branches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-16
16.4.4 Branch Trace Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-17
16.4.5 Branch Trace Store (BTS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-17
16.4.6 CPL-Qualified Branch Trace Mechanism. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-18
16.4.7 Freezing LBR and Performance Counters on PMI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-18
16.4.8 LBR Stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-19
16.4.8.1 LBR Stack and Intel
®
64 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-20
16.4.8.2 LBR Stack and IA-32 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-21
16.4.8.3 Last Exception Records and Intel 64 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-21
16.4.9 BTS and DS Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-21
16.4.9.1 DS Save Area and IA-32e Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-25
16.4.9.2 Setting Up the DS Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-28
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