Verilog时序检查详解：$setup、$hold与$setuphold

本文主要介绍了Verilog语言中的时序检查，包括关键的系统任务$setup、$hold以及它们的联合$setuphold，用于验证数字电路设计的时序特性。此外，还提到了时序检查中的通知（notifier）机制，用于在时序违规时触发特定的响应。 Verilog时序检查是数字电路设计验证的重要环节，它能够确保设计在实际运行中满足时钟和数据的关系，避免数据丢失或错误。时序检查主要关注以下几个方面： 1. **建立时间（Setup Time）**：系统任务$setup用于检查数据信号在时钟边沿到来之前稳定的时间是否足够。例如，`$setup(data, posedge clk, 4)`表示数据需要在时钟上升沿前至少4个单位时间内稳定。如果数据变化到时钟沿的时差小于这个时限，就会报告一个violation。 2. **保持时间（Hold Time）**：系统任务$hold则检查数据在时钟边沿之后继续保持稳定的时间。例如，`$hold(posedge clk, data, 3)`意味着数据信号需要在时钟边沿后至少保持3个单位时间不变。若时钟沿到数据变化的时差小于时限，也会报告violation。 3. **$setuphold联合**：`$setuphold`任务同时进行$setup和$hold检查，如`$setuphold(posedge clk, data, 4, 3)`，分别指定建立时间和保持时间的阈值。 时序检查的目的是检测设计中可能存在的时序问题，但它并不改变模块的输出，仅报告警告。Verilog还提供了其他时序检查任务，如脉冲宽度（pulsewidth）、时钟周期（clockperiod）和倾斜（skew）等，以全面评估设计的时序性能。 在时序检查中，**通知（notifier）**是一个有用的机制，它是一个1位的寄存器，当发生时序违规时，notifier的状态会发生变化。例如，可以使用`$setuphold(ref_event, data_event, s_limit, h_limit, NOTIFY)`定义一个notifier，并在时序violation时使其翻转。notifier可以影响输出值，可以通过以下两种方式： 1. 将notifier作为用户定义模块（UDP）的输入端口，使得在时序违规时，模块的输出可以依据notifier的状态改变。 2. 在高级行为模块中，即使不声明notifier为端口，也可以直接操作notifier，当其状态改变时，可以控制某些输出变为未定义值。 在给出的示例中，`dff_notifier`模块包含了一个名为FLAG的notifier，用于在$setuphold检查中捕获时序违规。在测试模块`test`中，创建了一个`dff_notifier`实例，并通过reg变量`ck`, `d`, `rst`连接到输入，以便进行时序验证。 Verilog的时序检查和notifier机制是确保数字电路设计正确性和可靠性的关键工具，它们帮助开发者在设计早期发现和解决潜在的时序问题，从而提高集成电路的性能和稳定性。