Freescale MPC8315 嵌入式处理器高级手册
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更新于2024-07-31
收藏 13.31MB PDF 举报 "MPC8315EPowerQUICC™IIPro是Freescale Semiconductor公司的一款嵌入式处理器，适用于高性能的嵌入式系统设计。该处理器家族包括MPC8315E、MPC8315、MPC8314E和MPC8314等型号，具有667MHz的主频，体现了其在嵌入式领域的强大性能。此处理器基于Power Architecture技术，与IBM的PowerPC核心授权有关，同时遵循多个IEEE标准，如802系列（用于无线和有线通信）和1149.1（测试访问端口和边界扫描）。文档包含了关于通用串行总线接口（USB）的章节，这部分内容参考了Intel Corporation的EHCI（Enhanced Host Controller Interface）规范，但不提供任何担保。"
这篇资料详细介绍了Freescale的MPC8315E系列处理器，它属于PowerQUICC II Pro系列，是一个集成的主机处理器，专为高性能的嵌入式应用设计。该处理器家族包括不同型号，满足不同需求，而MPC8315E作为其中的一员，以其667MHz的主频展现出较高的处理能力。
PowerQUICC II Pro系列基于Power Architecture，这是一种由IBM开发并授权的技术，它是一种精简指令集计算机（RISC）架构，以其高效能和低功耗而著称。PowerPC是Power Architecture的一个具体实现，通常用于服务器、工作站和嵌入式系统。
文档中提到的IEEE标准，例如802系列，包括802.1、802.2、802.3等，这些标准分别涉及网络层、数据链路层和物理层的协议，是局域网（LAN）和无线局域网（WLAN）通信的基础。1149.1标准，也称为JTAG（Joint Test Action Group）标准，是用于芯片测试和调试的重要接口。
此外，文档还涵盖了USB接口的部分，尤其是EHCI规范，这是USB 2.0高速主机控制器接口的标准，由Intel开发。这一部分可能包含关于如何在MPC8315E处理器上实现高速USB连接的详细信息，以及与设备通信的编程指南。
对于开发者来说，这份资料是深入理解MPC8315E处理器特性和如何利用其进行系统设计的关键资源，无论是进行硬件集成还是编写驱动程序，都能从中获得必要的信息和技术指导。
MPC8315E PowerQUICC™ II Pro Integrated Host Processor Family Reference Manual, Rev. 1
xvi Freescale Semiconductor
Contents
Paragraph
Number Title
Page
Number
9.5.1 DDR SDRAM Interface Operation............................................................................ 9-33
9.5.1.1 Supported DDR SDRAM Organizations............................................................... 9-34
9.5.2 DDR SDRAM Address Multiplexing........................................................................ 9-35
9.5.3 JEDEC Standard DDR SDRAM Interface Commands ............................................. 9-38
9.5.4 DDR SDRAM Interface Timing................................................................................ 9-40
9.5.4.1 Clock Distribution ................................................................................................. 9-43
9.5.5 DDR SDRAM Mode-Set Command Timing............................................................. 9-43
9.5.6 DDR SDRAM Registered DIMM Mode................................................................... 9-44
9.5.7 DDR SDRAM Write Timing Adjustments................................................................ 9-45
9.5.8 DDR SDRAM Refresh .............................................................................................. 9-46
9.5.8.1 DDR SDRAM Refresh Timing.............................................................................. 9-47
9.5.8.2 DDR SDRAM Refresh and Power-Saving Modes................................................ 9-47
9.5.8.2.1 Self-Refresh in Sleep Mode............................................................................... 9-49
9.5.9 DDR Data Beat Ordering........................................................................................... 9-50
9.5.10 Page Mode and Logical Bank Retention ................................................................... 9-50
9.6 Initialization/Application Information........................................................................... 9-51
9.6.1 Programming Differences Between Memory Types.................................................. 9-52
9.6.2 DDR SDRAM Initialization Sequence...................................................................... 9-55
9.6.3 Using Forced Self-Refresh Mode to Implement a Battery-Backed
RAM System ......................................................................................................... 9-55
9.6.3.1 Hardware Based Self-Refresh................................................................................ 9-55
9.6.3.2 Software Based Self-Refresh................................................................................. 9-55
9.6.3.3 Bypassing Re-initialization During Battery-Backed Operation ............................ 9-55
Chapter 10
Enhanced Local Bus Controller
10.1 Introduction....................................................................................................................10-2
10.1.1 Overview.................................................................................................................... 10-2
10.1.2 Features......................................................................................................................10-3
10.1.3 Modes of Operation ................................................................................................... 10-4
10.1.3.1 eLBC Bus Clock and Clock Ratios ....................................................................... 10-4
10.1.3.2 Source ID Debug Mode ......................................................................................... 10-4
10.2 External Signal Descriptions ......................................................................................... 10-5
10.3 Memory Map/Register Definition ................................................................................. 10-9
10.3.1 Register Descriptions............................................................................................... 10-10
10.3.1.1 Base Registers (BR0–BR3) ................................................................................. 10-10
10.3.1.2 Option Registers (OR0–OR3).............................................................................. 10-12
10.3.1.2.1 Address Mask .................................................................................................. 10-13
10.3.1.2.2 Option Registers (ORn)—GPCM Mode .........................................................10-14
10.3.1.2.3 Option Registers (ORn)—FCM Mode ............................................................ 10-16
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