解决modelsim编译Xilinx unisims库的问题与步骤

在进行PCIE IP核心仿真时，遇到了在Modelsim SE 10.0a环境下编译Xilinx Unisims库的问题。具体表现为编译过程中持续提示“can't determine language of...”，并且网上能找到的相关解决方案并不全面，主要集中在破解问题上，但问题的根源并不在于模型sim的破解。 问题的关键在于计算机在尝试编译Unisims库时一次性选择了过多的Verilog文件。由于可能的系统性能限制，特别是对于配置较低的机器，一次性处理大量文件可能导致编译错误。解决方法是将Unisims库中的Verilog文件分批进行编译。例如，可以将AFIFO36_INTERNAL.v和ZHOLD_DELAY.v等文件分开编译，确保每个批次内的文件数量适中。 编译成功后，尽管库能够被识别，但在Modelsim中使用时unisims库的显示与其他库不同。为正常使用库，需要修改modelsim.ini文件，取消只读属性，调整库路径。原本的配置应更改为指向编译好的unisims库文件夹。保存更改后重新启动Modelsim，库即可正常加载。 值得注意的是，这种方法对于Altera的库可能不完全适用，因为Altera的库可以通过Altera工具（如Quartus）直接编译，而Xilinx库需要依赖于Xilinx ISE或Vivado。如果使用Vivado编译库，推荐使用10.1及以上版本的Modelsim，因为之前的版本可能不兼容。 对于无法安装或编译Xilinx ISE、Vivado的情况，当需要仿真Xilinx IP core时，有两条途径：一是升级到支持的Modelsim版本；二是寻求其他方式获取已经编译好的库文件夹，或者寻求社区的帮助，因为可能存在现成的预编译库可供下载或使用。在遇到这类问题时，理解问题的根本原因并采取相应的步骤进行调整和优化是解决问题的关键。