LTE系统中DAC数字位宽对底噪影响实验分析

"该文档是关于DAC数字位宽对底噪影响的测试分析，主要探讨在LTE系统中是否可以通过减小数字链路的位宽来降低底噪，以适应相对宽松的系统指标要求，对比了16bit DAC与更低位宽的DAC在底噪上的差异。测试使用的是DAC38J84芯片，并通过不同速率和输入功率下的噪声频谱密度（NSD）变化来评估位宽减少的影响。" 本文档深入研究了数字模拟转换器(DAC)的位宽对其底噪性能的影响。底噪是 DAC 性能的关键指标，它受到采样时钟、热噪声以及数字位宽等因素的共同影响。在LTE系统中，相比于GSM的严格标准，系统指标相对宽松，因此提出了一个假设，即可能可以通过降低数字链路的位宽来减少底噪，尤其是在下行链路处理单元中，例如将位宽从16bit降至更低。 实验采用的是TI公司的16bit DAC芯片DAC38J84，该芯片在GSM系统中已经得到验证。通过对不同位宽下的噪声频谱密度(NSD)进行测试，以理解数字躁底对底噪的具体影响。测试发现，随着位宽的减少，NSD有不同程度的增加： 1. 当位宽从16bit降低到15bit时，NSD的变化小于0.4dBC。 2. 进一步降至14bit，NSD的变化小于1.1dBC。 3. 而到13bit时，NSD的变化小于3.7dBC。 此外，测试还关注了不同数据速率下的NSD变化趋势。较低的数据速率下，数字底噪的影响更为显著，如122.88M的情况进行了详尽测试，而在245.76M和368.64M的较高速率下，尽管测试数据较少，但同样观察到了类似的趋势。 考虑到输入信号功率对DAC NSD的负面影响，测试选择了-30dBfs的输入功率进行测试，以便更准确地评估数字躁底对NSD的影响。结果显示，即使在16bit至15bit和16bit至14bit的位宽变化中，NSD的变化依然很小。 综合这些实验数据，可以得出结论，降低DAC的位宽确实会增加底噪，但这种影响在一定程度上是可以控制的。在LTE系统中，位宽的适度减少可能会带来一定的底噪增加，但可能仍在可接受的范围内。这为优化系统设计、平衡性能和成本提供了有价值的参考。然而，具体应用中还需要根据系统的整体需求和性能指标来确定最合适的位宽选择。