// 2012年4月26日10:56:37
// 修改说明 : ①将86-94行的数据赋值方式均改为阻塞赋值
// ②将161直方图重新映射时应该乘255，原来为(x/N)*256 → (x/N)*255，详细操作见修改后的代码
// ③将38行 im_index <= im_index + 1; 去掉，修改过后对结果没有影响
// histeq_syn.v
`timescale 10 ns/ 10ns
module histeq_syn(reset_n, im_input, clk, out_en, im_output);
parameter n = 18, row = ( 1 << n ) - 1, m_step = n - 8;//row = 2^18 - 1 = 262143 for 512*512 gray image;
parameter col = 2 << ( n/2 + 3);
input [7:0] im_input;
input clk;
input reset_n;
output out_en;
output [7:0] im_output;
reg [n+1:0] hist_count[255:0];
reg [n+1:0] hist_acc[255:0];
reg [n+1:0] output_buffer;
reg hist_count_en, hist_acc_en, hist_map_en;
reg [n+1:0] hist_count_index, hist_map_index;
reg [8:0] hist_acc_index;
reg [7:0] im_buffer[(row+col):0];
reg [7:0] im_output;
reg out_en;
reg [63:0] syn;
reg syn_en;
reg [7:0] syn_buffer[7:0];
reg syn_clk;
reg [9:0] syn_index;
reg [4:0] syn_index_1;
reg syn_clk_en;
// for loop initialize the reg varialbe hist_count and hist_ac
integer im_index;
always @ ( posedge clk or negedge reset_n )
begin
if ( reset_n == 0 )
for ( im_index=0 ; im_index < 9'd256 ; im_index = im_index + 1)
begin
hist_count[im_index] <= 0;
hist_acc[im_index] <= 0;
im_index <= im_index + 1;
end
end
//generate syn_clk
always @ (posedge clk or negedge reset_n)
begin
if( reset_n == 0 )
begin
syn_index <= 10'b0;
syn_clk <= 1;
syn_clk_en <= 0;
end
else
if ( syn_clk_en == 0)
begin
我的内容管理
展开
