Verilog HDL：4位全加器与计数器的程序设计与仿真

"该资源是王金明编著的《Verilog HDL程序设计教程》中的示例程序，包括4位全加器、4位计数器的实现及其仿真测试模块。" 在Verilog HDL中，我们经常使用模块（module）来构建数字逻辑电路。在提供的代码中，有两个主要的实例：4位全加器（adder4）和4位计数器（count4）。这两个模块都展示了如何使用Verilog语言描述数字逻辑功能。 【4位全加器（adder4）】： 模块adder4实现了4位二进制数的加法操作，包括一个进位输入（cin），两个4位加数输入（ina, inb），以及一个4位和（sum）和一个进位输出（cout）。使用assign语句直接将计算结果赋值给输出，这是一种组合逻辑的表示方法。在这个例子中，通过加法运算符"+"将所有输入相加，得到4位的和和进位输出。 ```verilog module adder4(cout, sum, ina, inb, cin); output [3:0] sum; output cout; input [3:0] ina, inb; input cin; assign {cout, sum} = ina + inb + cin; endmodule ``` 【4位计数器（count4）】： count4模块是一个4位同步计数器，具有一个时钟输入（clk）、一个复位输入（reset）和一个4位输出（out）。在每个时钟上升沿，如果复位信号为低电平（active low），则计数器被复位为0；否则，计数器值加1。这是通过always块中的if条件语句实现的，确保了在同步时钟边沿进行操作。 ```verilog module count4(out, reset, clk); output [3:0] out; input reset, clk; reg [3:0] out; always @(posedge clk) begin if (reset) out <= 0; // 同步复位 else out <= out + 1; // 计数 end endmodule ``` 【4位全加器的仿真程序（adder_tp）】： adder_tp模块用于测试adder4模块的功能。它定义了输入信号a、b和cin（均为reg类型），输出信号sum和cout（均为wire类型）。使用一个always块使cin在5纳秒后取反，模拟进位信号的变化。另外，两个initial块分别循环改变a和b的值，以覆盖所有可能的输入组合。使用$monitor系统任务打印时间、输入值和输出值，便于观察仿真结果。当运行160纳秒后，程序结束。 ```verilog module adder_tp; reg [3:0] a, b; reg cin; wire [3:0] sum; wire cout; adder4 adder(sum, cout, a, b, cin); always #5 cin = ~cin; initial begin a = 0; b = 0; cin = 0; for (i = 1; i < 16; i = i + 1) #10 a = i; end initial begin for (j = 1; j < 16; j = j + 1) #10 b = j; end initial begin $monitor($time, "", "%d + %d + %b = {%b, %d}", a, b, cin, cout, sum); #160 $finish; end endmodule ``` 【4位计数器的仿真程序（coun4_tp）】： 类似地，coun4_tp模块测试count4模块。它定义了一个时钟（clk）和复位（reset）输入，以及一个4位输出（out）。通过调用count4模块并设置参数DELY来控制仿真时间，可以检查计数器是否按预期工作。 ```verilog module coun4_tp; reg clk, reset; wire [3:0] out; parameter DELY = 100; count4 mycount(out, reset, clk); initial begin clk = 0; forever #DELY clk = ~clk; end initial begin reset = 1; #10 reset = 0; #100 $finish; end endmodule ``` 这些示例程序展示了Verilog HDL的基本语法和设计方法，包括模块定义、输入输出声明、逻辑操作、时序控制以及测试模块的构建，是学习和理解Verilog HDL的重要参考资料。