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SDRAM 芯片的预充电与刷新操作
预充电 由于 的寻址具体独占性,所以在进行完读写操作后,如果要对同一 的另一行进
行寻址,就要将原来有效(工作)的行关闭,重新发送行列地址。 关闭现有工作行,准备打开新
行的操作就是预充电()。预充电可以通过命令控制,也可以通过辅助设定让芯片在每次读写
操作之后自动进行预充电。实际上,预充电是一种对工作行中所有存储体进行数据重写,并对行地址进行
复位,同时释放 (重新加入比较电压,一般是电容电压的 ,以帮助判断读取数据的逻辑电平,
因为 是通过一个参考电压与存储体位线电压的比较来判断逻辑值的),以准备新行的工作。具体
而言,就是将 中的数据回写,即使是没有工作过的存储体也会因行选通而使存储电容受到干扰,
所以也需要 进行读后重写。此时,电容的电量(或者说其产生的电压)将是判断逻辑状态的依据
(读取时也需要),为此要设定一个临界值,一般为电容电量的 ,超过它的为逻辑 ,进行重写,否
则为逻辑 ,不进行重写(等于放电)。为此,现在基本都将电容的另一端接入一个指定的电压(即
电容电压),而不是接地,以帮助重写时的比较与判断。
现在我们再回过头看看读写操作时的命令时序图,从中可以发现地址线 控制着是否进行在读写之后
当前 自动进行预充电,这就是上文所说的“辅助设定”。而在单独的预充电命令中, 则控制着
是对指定的 还是所有的 (当有多个 处于有效活动状态时)进行预充电,前者需
要提供 的地址,后者只需将 信号置于高电平。
在发出预充电命令之后,要经过一段时间才能允许发送 行有效命令打开新的工作行,这个间隔被称
为 (,预充电有效周期)。和 、 一样, 的单位也是时钟
周期数,具体值视时钟频率而定。
读取时预充电时序图(上图可点击放大):图中设定:、、。自动预充电时的开始时
间与此图一样,只是没有了单独的预充电命令,并在发出读取命令时, 地址线要设为高电平(允许
自动预充电)。可见控制好预充电启动时间很重要,它可以在读取操作结束后立刻进入新行的寻址,保证
运行效率。
误区:读写情况下都要考虑写回延迟 有些文章强调由于写回操作而使读写操作后都有一定的延迟,但从
本文的介绍中写可以看出,即使是读后立即重写的设计,由于是与数据输出同步进行,并不存在延迟。只
有在写操作后进行其他的操作时,才会有这方面的影响。写操作虽然是 延迟进行,但每笔数据的真正写
入则需要一个足够的周期来保证,这段时间就是写回周期()。所以预充电不能与写操作同时进行,
必须要在 之后才能发出预充电命令,以确保数据的可靠写入,否则重写的数据可能是错的,这就造
成了写回延迟。
数据写入时预充电操作时序图(可点击放大):注意其中的 参数,由于它的存在,使预充电操作延
后,从而造成写回延迟
刷新
之所以称为 ,就是因为它要不断进行刷新( !)才能保留住数据,因此它是 最重要
的操作。
刷新操作与预充电中重写的操作一样,都是用 先读再写。但为什么有预充电操作还要进行刷新呢?
因为预充电是对一个或所有 中的工作行操作,并且是不定期的,而刷新则是有固定的周期,依次
对所有行进行操作,以保留那些久久没经历重写的存储体中的数据。但与所有 预充电不同的是,
这里的行是指所有 中地址相同的行,而预充电中各 中的工作行地址并不是一定是相同的。
那么要隔多长时间重复一次刷新呢?目前公认的标准是,存储体中电容的数据有效保存期上限是 "!
(毫秒, 秒),也就是说每一行刷新的循环周期是 "!。这样刷新速度就是:行数量"!。
我们在看内存规格时,经常会看到 #" !$%!"! 或 &# !$%!"! 的标
识,这里的 #" 与 &# 就代表这个芯片中每个 的行数。刷新命令一次对一行有效,发送间隔
也是随总行数而变化,#" 行时为 '("')!(微秒, 毫秒),&# 行时就为 *(&')!。
刷新操作分为两种:自动刷新(+ !,简称 )与自刷新(% !,简称 )。不论
是何种刷新方式,都不需要外部提供行地址信息,因为这是一个内部的自动操作。对于 , 内
部有一个行地址生成器(也称刷新计数器)用来自动的依次生成行地址。由于刷新是针对一行中的所有存
储体进行,所以无需列寻址,或者说 在 之前有效。所以, 又称 ( ,
列提前于行定位)式刷新。由于刷新涉及到所有 ,因此在刷新过程中,所有 都停止工作,
而每次刷新所占用的时间为 # 个时钟周期(,, 标准),之后就可进入正常的工作状态,也就是说在
这 #个时钟期间内,所有工作指令只能等待而无法执行。"! 之后则再次对同一行进行刷新,如此周而
复始进行循环刷新。显然,刷新操作肯定会对 的性能造成影响,但这是没办法的事情,也是
相对于 (静态内存,无需刷新仍能保留数据)取得成本优势的同时所付出的代价。
则主要用于休眠模式低功耗状态下的数据保存,这方面最著名的应用就是 -(+!.,
休眠挂起于内存)。在发出 命令时,将 /0 置于无效状态,就进入了 模式,此时不再依靠系统时
钟工作,而是根据内部的时钟进行刷新操作。在 期间除了 /0 之外的所有外部信号都是无效的(无需
外部提供刷新指令),只有重新使 /0 有效才能退出自刷新模式并进入正常操作状态。
数据掩码
在讲述读写操作时,我们谈到了突发长度。如果 ,那么也就是说一次就传送 1"2 的数据。但
是,如果其中的第二笔数据是不需要的,怎么办?还都传输吗?为了屏蔽不需要的数据,人们采用了数据
掩码(34!,简称 5)技术。通过 5,内存可以控制 34 端口取消哪些输出或输入的数
据。这里需要强调的是,在读取时,被屏蔽的数据仍然会从存储体传出,只是在“掩码逻辑单元”处被屏蔽。
5 由北桥控制,为了精确屏蔽一个 位宽中的每个字节,每个 3 有 & 个 5 信号线,每
个信号针对一个字节。这样,对于 2 位宽芯片,两个芯片共用一个 5 信号线,对于 &2 位宽芯片,
一个芯片占用一个 5 信号,而对于 "2 位宽芯片,则需要两个 5 引脚。
官方规定,在读取时 5 发出两个时钟周期后生效,而在写入时,5 与写入命令一样是立
即成效。
读取时数据掩码操作,5 在两个周期后生效,突发周期的第二笔数据被取消(上图可点击放大)
写入时数据掩码操作,5 立即生效,突发周期的第二笔数据被取消(上图可点击
四、 目前的 与 的比较
、 延迟与总线利用率的比较
仍以 & 为例,由于 已经包括了从行选通至数据输出的所有延迟,与是否双通道无关,所以我
们只需将它再加上命令包的占用时间即可算出 一次访问所需要的时间。& 的 基本都
是 !(" 个时钟周期),加上命令包占用的 个时钟周期 !,总共耗时为 '!。而这是在行关
闭的情况下,没有计算预充电的时间 ,它一般为 个时钟周期(加上命令包时间),即 ,!,共
计 &!。显然,时钟频率越高,延迟就会越短。下面就来比较一下读取操作时 与
的延迟。
读取操作时 与 的延迟比较表(上图可点击放大)
从对比表中可以看出, 相对于 在首次寻址时的确存在较大的延迟,即使是最新的
"",在与 ,,, 的比较中也不占优势。不过,借助于双通道的设计, 在高数据量传输
应用中的优势还是比较明显的。另外,在总线的利用率方面 的设计也居领先地位,这为保证它的
总体效率提供了坚实的保障。
各内存的总线效率比较
这个对比表是东芝公司经过反复实验而得出的结论,它是通过一些典型的操作(如写读读),结合不同
页命中情况下的时序,以及刷新对内存操作的影响等分析而得出的。由于 在 数量
上占劣势,所以出现 寻址冲突的可能性要大为提高,而且在写后读操作中, 的延迟也明
显小于 家族,因此虽然 & 的峰值带宽不如 "",但综合效率要更好。这可以解释为
什么在一些测试中, 明显比 领先的原因。不过,在以零散数据为主的操作中, 的
固定传输周期以及高延迟就成为了性能的障碍。
从前面的分析可以看出, 在数据控制上的灵活性要比 高,首次访问的延迟也更短,
因此在某些操作中,即使带宽比 系统小,性能仍不见得落后。比如 &'0 在某些应用测试中,
完全可以与双通道 "" 一较高低。而 3% 决定在高端服务器领域使用 芯片组,也基本是出于
这个考虑,因为在服务器的操作中,零散型存取操作所占比例很大。相反,若大规模连续存取操作占比例
很大(如视频与音频工作站),那么可能就要考虑 了。
、 未来竞争展望
目前随着多通道技术在 上的普及, 在带宽上的优势也变得不明显了。所以, 如果
不及时提高单通道的性能,很快会被强大的 家族赶出台式机领域。但 的时钟频率已经很高
了,再向上提高已经很难,不少 厂商都表示,&67 时钟频率可能将是 的一个巨大
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