基于MIPS架构的CPU设计及其AXI协议接口实现

在内部设计上，该CPU包含了8KB大小的数据Cache和8KB大小的指令Cache，以提升数据和指令的存取速度。在指令集方面，实现了包括MIPS I指令集的57条指令和MIPS32指令集中的ERET指令，共计57条指令，除了4条非对齐指令之外。" 知识点一：MIPS架构 MIPS架构是一种采用精简指令集计算（RISC）原则的处理器架构。MIPS I指令集是MIPS架构的第一代指令集，它包括了基本的操作指令，如算术逻辑单元（ALU）操作、数据传输、控制流指令等。MIPS架构的处理器被广泛用于嵌入式系统、网络设备和其他需要高性能计算的应用中。 知识点二：五级静态流水线 CPU的流水线技术是一种将指令执行分解成多个步骤的方法，每个步骤由流水线的不同阶段处理。五级静态流水线指的是将指令处理过程分为五个固定的阶段：取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）。每一级流水线在不同的时钟周期内处理不同的指令，从而提高CPU的执行效率。 知识点三：AXI协议 AXI（Advanced eXtensible Interface）协议是一种高性能的片上通信协议，属于ARM公司的AMBA（Advanced Microcontroller Bus Architecture）总线架构的一部分。它支持高性能、高频率的系统设计，并且适用于复杂的系统中多个主设备和从设备之间的高效通信。 知识点四：Cache（缓存） Cache是位于处理器和主存之间的高速存储器，它的速度比主存快得多，但容量较小。Cache的主要目的是为了减少处理器访问主存的时间，从而提高整个系统的性能。数据Cache用于存储频繁访问的数据，而指令Cache则用于存储频繁执行的指令代码。 知识点五：指令集实现 本项目实现了57条MIPS指令，其中包括MIPS I指令集中的所有指令，以及MIPS32指令集中的ERET指令。ERET（Exception Return）指令用于从异常处理程序中返回。非对齐指令指的是那些数据在内存中的地址不是自然边界对齐的指令，这类指令的实现通常比较复杂，但在此项目中被排除在外。 知识点六：硬件设计文件 提供的压缩包子文件包含了CPU设计的多个Verilog硬件描述语言文件，这些文件分别代表了CPU的不同模块： - dataCache.v：数据Cache模块的实现文件。 - id.v：指令译码模块的实现文件。 - cpu.v：整个CPU的核心实现文件。 - regfile.v：寄存器文件模块，用于存储CPU的寄存器数据。 - instCache.v：指令Cache模块的实现文件。 - exe.v：执行模块，负责执行具体的指令。 - mem.v：存储模块，处理数据和指令的访问。 - axi_itf_.v：AXI接口模块，负责与外部设备通过AXI协议通信。 - cpu_axi.v：CPU与AXI接口的整合模块。 - cp0.v：协处理器0模块，通常用于处理异常和中断。 通过上述文件，可以对整个CPU的设计有一个完整的了解，从Cache模块到指令集的实现，再到与AXI协议的接口设计，最终构成了一个完整的MIPS架构CPU。