Verilog任务与函数详解：$sdf_annotate时序标注工具

"这篇资源是北京大学的Verilog课程课件，重点讲解了SDF标注工具的使用以及Verilog中的高级结构，如任务和函数的定义与应用。SDF标注工具用于在Verilog设计中添加时序信息，通过系统任务$sdf_annotate实现。此外，还涉及到了有限状态机（FSM）的建模。" 在Verilog中，SDF（Standard Delay Format）文件用于存储时序信息，这对于综合和后仿真阶段非常重要。系统任务`sdf_annotate`允许我们给设计添加SDF时序数据。它可以在交互式界面中使用，也可以直接在源代码中调用。调用语法如下： ```verilog $sdf_annotate ("sdf_file", [module_instance, "config_file"," log_file", "mtm_spec", "scale_factors"," scale_type"]); ``` 其中，`sdf_file`是SDF文件的路径，`module_instance`指定了标注的范围，默认为当前模块。`config_file`是配置文件路径，如果不指定则使用默认设置。`log_file`是日志文件名，默认为`sdf.log`，可以通过命令行选项`sdf_verbose`生成更详细的日志。`mtm_spec`选择标注的时序值，可以是{MINIMUM, TYPICAL, MAXIMUM, TOOL_CONTROL}之一，用于表示最小、典型或最大时延。`scale_factors`是一个比例因子，用于调整时序，格式为`min:typ:max`，默认为1.0:1.0:1.0。`scale_type`是比例因子的选择类型，有{FROM_MINIMUM, FROM_TYPICAL, FROM_MAXIMUM, FROM_MTM}可选，决定如何应用比例因子。 接着，课件提到了Verilog中的任务（task）和函数（function）。任务主要用于调试和行为描述，它们可以包含时序控制，如#延迟和@等待，可以有输入、输出和双向参数，并能调用其他任务和函数。然而，它们不能在模块外部声明wire类型变量，且所有输入/输出都是局部寄存器。任务的执行会形成一个新的作用域，如果任务内部有无限循环（如`forever`），则会阻塞任务的返回。 函数则主要用于计算和描述组合逻辑，它们不包含任何延迟，执行时间是0。函数只有输入参数，返回一个结果，可以调用其他函数，但不能调用任务。同样，函数也不能在模块外部声明wire类型变量，其输入/输出也是局部寄存器。 示例中给出了一个名为`neg_clocks`的任务，它接受一个输入参数`number_of_edges`，在负时钟边沿重复指定次数。这个任务展示了如何在任务中使用时序控制，并在初始化部分调用了任务来产生负时钟边沿。 最后，课件提到任务可以有input、output和inout参数，传递参数时需按顺序，而禁止任务可以使用`disable`关键字。这些特性使得Verilog的任务和函数成为模块化设计的重要组成部分，有助于代码的复用和组织。