VLSI测试与可测性设计：电路故障模拟分析

"电路的并发故障模拟-国科大-模式识别-2018期末试题" 在VLSI（超大规模集成电路）测试方法学中，电路的并发故障模拟是一项关键的技术，它涉及到如何识别和分析电路中可能出现的多种故障。在给定的描述中，表2.3展示了一个具体的并发故障模拟例子，主要关注电路中各个门（f1, f2, f3, f4, f）在不同故障情况下的行为。 在这个例子中，测试图形是一个由0和1组成的序列，如1010abcd。每个门在不同的输入条件下可能会出现故障，比如门f1出现了故障b/1，门f2和f3都有故障c/0，门f4有故障b/1，而门f有故障d/1、f2/0和f4/1。通过故障模拟，我们可以判断哪些故障是可以被检测到的，哪些是不可测的。 故障模型结果分析中，故障被分为可测和不可测两类。可测故障是指在施加特定的测试图形后，故障会导致电路的原始输出与无故障状态下的输出不同。如果所有测试输入都不能引起这样的变化，那么故障就被认为是不可测的。不可测故障包括stuck-at故障，即线路保持在高电平或低电平状态，以及发生在反馈回路中的振荡型故障，这些故障可能导致电路性能严重下降。 在VLSI测试中，检测到的故障会从故障列表中移除，但有时需要对多个测试图形进行模拟才能确定。模拟器供应商可能会使用各自独特的术语和解释来描述这一过程。此外，模拟后的结果还包括故障覆盖率，即测试能够检测到的故障比例，以及故障字典，这是一个记录所有可能故障的集合。 《VLSI测试方法学和可测性设计》这本书深入介绍了集成电路测试的相关概念、理论和实践方法，包括数字电路的描述和模拟、组合和时序电路的测试生成、专用可测性设计、扫描和边界扫描技术、IDDQ测试以及各种测试生成电路结构。书中还涵盖了内建自测试（BIST）、数据压缩结构以及针对专用电路（如Memory和SoC）的可测性设计策略。 这本书不仅适合集成电路设计、制造、测试和应用领域的专业人士，也是高等院校高年级学生和研究生学习VLSI测试与设计的宝贵教材。书中内容全面，旨在促进不同层次的电路设计者、工程师和技术人员之间的知识交流，提高故障诊断和测试效率。