Verilog入门教程：每日一题第99讲 - 从CMOS到FIR滤波器详解

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"《一起学Verilog-【每日一题】第一期99题》是一份电子版的学习资料，专注于FPGA开发和Verilog语言的学习。该资料由2020年1月4日发布，V1.0版，适合初学者和进阶者系统地学习数字逻辑设计的基础理论与实践技能。书中内容涵盖了丰富的Verilog编程知识点，从基础概念如CMOS反相器和逻辑电平的介绍，到高级模块如三态缓冲器、MUX（多路选择器）、比较器、全加器、BCD码处理、计数器、存储器等，涉及了数字逻辑设计的各个方面。章节内容详细，例如第001节讲解了CMOS反相器的工作原理和特点，第003节解释了不同逻辑电平的概念，第009节介绍了原码、反码和补码在数字逻辑设计中的应用。此外，书中还涉及了数据处理操作，如绝对值函数（z=abs(x-y）），取整函数，以及数字信号处理组件如FIR滤波器（包括不同抽头数可配置的FIR、参数化FIR以及延迟分析）、IIR滤波器、时钟分频电路、时钟控制单元（如静态和动态时钟切换，以及亚稳态处理）和reset同步器的设计。这份资料不仅提供了基础代码示例，还有实战练习题，有助于读者通过实际编写和测试来巩固所学知识。同时，书中的开源例程可供参考，对于提升FPGA开发能力以及理解Verilog语言在硬件设计中的实际应用具有重要意义。无论是入门学习还是技术进阶，都能从中找到所需的知识点，帮助读者逐步掌握Verilog语言的精髓。"

【不忘出芯】，2020/1/4，V1.0 版

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# 011. 竞争和冒险

什么是竞争和冒险？

严格的定义请参考数字电路教材。

信号传播是有延迟的，组合电路的多个输入信号在同一个时刻发生反转就会产生竞争，竞争

的结果可能会产生不期望的错误输出就是冒险。在门级仿真中会看到很多毛刺：持续时间很

短的脉冲信号。

很多教材是用下面的电路举例：

w0 = x | (~x);

x 从 0 到 1 变化的时候，由于反相器的延时，会出现或门的两个输入都为 0 的短暂时刻，导

致或门输出一个 0 的脉冲，称为 0-冒险。

w1 = x & (~x);

类似地，x 从 1 到 0 变化的时候，由于反相器的延时，会出现与门的两个输入都为 1 的短暂

时刻，导致与门输出一个 1 的脉冲，称为 1-冒险。

推广到多个输入的情况，请自行分析。

w = (A & B) | (C & D);

另外一些关于竞争冒险的问题：

1. 消除竞争冒险的方法：教材中会提到增加无关项，输入选通法，输出电容滤波等。

2. 组合逻辑的输出经过时序器件之后可以防止毛刺的传播，比如 latch 或者 dff。

3. 组合逻辑存在竞争冒险，用于异步复位信号时要特别注意，防止毛刺信号产生错误行为。

4. 组合逻辑存在竞争冒险，不能使用普通的与门做时钟使能。一般工艺库提供 ICG cell，其

中包含 latch。

5. 竞争冒险会影响功耗吗？以与非门为例，考虑输入信号同时反转的不同情况下，各个 mos

管之间的开关状态。

6. 竞争冒险与 setup 和 hold time 有什么联系吗？

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