ASIC设计关键：布局布线与DRC检查解析

"设计检查-ASIC布局布线" ASIC（Application-Specific Integrated Circuit）布局布线是芯片设计的关键步骤，确保电路性能和制造可行性。设计者在制造前会执行设计规则检查（DRC）来验证设计的合规性。DRC分为虚库级和晶体管级，前者检查逻辑单元间的间距和短路等问题，后者更深入地检查库单元的正确性。常用的DRC工具是Cadence的Dracula，其Dracula deck包含了特定ASIC供应商的设计规则。 ASIC布局布线过程包括多个阶段：布图规划、布局、布线、全局布线、详细布线、特殊布线、电路提取和DRC。布图规划始于网表，描述了电路模块和它们的连接。布局阶段则是将这些模块在芯片上定位，目标是优化互连长度以减少延迟。布线阶段则负责实际的连线工作，包括全局布线和详细布线，以确保信号传输的效率和质量。 在布图规划中，首先要确定PAD（输入/输出和电源）的位置，选择电源配线和时钟配线的方式，以及布局固定和可变功能块。布图规划的目标是优化互连，减少延迟，同时考虑信号完整性和电源完整性。随着特征尺寸的减小，互连延迟相对于门延迟的比例增加，因此布图规则变得更为重要，通过预测互连长度来估算延迟。 布图规划后的布局阶段，逻辑单元被安排在芯片上，形成物理布局，但此时还未进行布线，只是逻辑单元的初步定位。在布线阶段，通道（互连空间）被预留出来，用于后续的详细布线，这个过程涉及到路径寻找、布线优化，以实现最佳信号传输。 DRC是验证设计是否符合制造工艺限制的关键步骤，它能发现潜在的制造问题，如短路、间距违规等。ASIC供应商通常有自己的接收检查软件，有时会提供Dracula deck给设计者进行自我检查。 整个ASIC布局布线流程是一个复杂且精细的过程，涉及到多方面的考虑，包括性能、功耗、面积和制造成本等。通过精确的规划和布局，可以有效地提高ASIC的性能和可靠性。