混合集成电路可测试性设计：IEEE1149.4协议与BIST在模数转换器中的应用

"这篇硕士论文主要探讨了在网络技术与系统集成背景下，混合集成电路（Hybrid Integrated Circuits）的可测试性设计，特别是针对超深亚微米（VDSM）技术中的片上系统（System-on-Chip, SOC）。随着集成度的提升，内嵌模拟芯核（Embedded Analog Cores）的测试面临着新挑战。文章提出了内建自测试（Built-In Self Test, BIST）技术作为解决这一问题的有效手段，并通过设计一款十位逐次逼近式模数转换器（Successive Approximation Register ADC, SAR ADC）来验证所研究的测试理论和方法。" 本文的主要工作集中在以下几个方面： 1. 混合电路的可测试性设计：为了降低成本并提高故障检测覆盖率，论文深入研究了如何在原始芯核电路设计中融入可测试性考虑，以实现更有效的测试方案。 2. IEEE1149.4协议的测试电路结构和功能：遵循IEEE1149.4标准，设计了测试访问端口（Test Access Port, TAP）、数字扫描单元、模拟扫描单元、模拟测试开关和寄存器等关键模块，以支持混合信号集成电路的可测试性。 3. 十位逐次逼近式模数转换器设计：作为混合信号电路的典型案例，该论文详细阐述了从产品定义到版图生成的十位SAR ADC设计过程，展示了一个可测试设计与被测试电路同步工作的实例。 4. 模数转换器的可测试性设计：在混合信号测试中，通过在每个管脚上放置扫描单元，可以对ADC的模拟和数字部分进行全面测试，从而提高了整体系统的可测试性。 5. 工艺及版图验证：采用华润上华的标准CMOS工艺模型，利用SPECTRE进行电路仿真验证，利用Calibre进行设计规则检查（Design Rule Checking, DRC）和IVS验证，确保设计在不同电源电压和温度条件下的性能指标满足要求。最后，电路将采用标准CMOS工艺进行流片，涉及纵向PNP、PMOS、NMOS、电阻和电容五种基本器件结构。 关键词涵盖了混合信号电路、可测试性设计、内建自测试、IEEE1149.4协议，以及10位逐次逼近式模数转换器。这项工作对于理解和优化现代电子系统中的混合信号集成电路测试具有重要的理论与实践价值。