Altera FPGA使用与Quartus编译问题解答

"该文档是关于Altera FPGA在使用过程中遇到的常见问题的汇总，主要聚焦于Quartus编译错误及其解决方案，特别是涉及到GXB模块的时钟、电源、同步码以及数据对齐等问题。" 1. 对于alt2gxb模块，其每个发送端口确实需要一个高速的pll_inclk时钟，一般要求至少100MHz以上。这个时钟通常应从外部引入，优先考虑GXB模块的专用时钟引脚或上下Bank的专用时钟输入脚，且时钟速度至少要达到60MHz。 2. 如果在一个FPGA中有多个alt2gxb模块，它们可以共享同一个输入时钟，以节省外部时钟资源。 3. gxb模块中的Calibrationclk用于校准内部匹配电阻，确保信号质量。虽然可以不用外部提供，但需要一个10MHz到125MHz的时钟，如果外部时钟不匹配，可以通过逻辑分频来生成合适的频率。 4. gxb模块的参考电压推荐使用1.5V，因为这是针对LVDS和CML电平的标准。3.3V通常用于其他非GXB模块的Bank。 5. 当gxb模块的输入端在平时不传输数据时，可以置0。然而，在系统上电后，必须发送Word Aligner码型（如k28.5）以初始化通信，这是一个手动控制的过程。 6. 对于LVDS接收模块缺乏同步码的问题，通常需要通过额外的逻辑来实现Word Aligner操作，确保数据对齐。在某些特定情况下，可以参照STRATIX II手册中的"Differential I/O Bit Position"来解决。 7. 在alt2gxb模块中，cali_clk主要用于校准，与业务逻辑无关，而txdata_in应使用tx_clkout时钟进行锁存，以保证数据传输的正确性。 8. pll_inclk可以由内部锁相环产生，然后通过差分时钟驱动器送到GXB所在Bank的REFCLK引脚，或者直接由内部锁相环生成并直接供给gxb模块。但要注意，cali_clk的生成不应依赖于业务时钟，以避免干扰。 总结来说，该文档提供了Altera FPGA在设计GXB模块时需要注意的关键点，包括时钟管理、同步码的处理、电源选择以及数据对齐等技术细节，对于理解和解决相关问题非常有帮助。在实际设计中，理解并遵循这些指导原则能够有效地减少错误，提高设计的可靠性。