Xilinx与TI LVDS参考设计详解

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"TI AD XILINX LVDS参考设计主要关注高速数据传输技术，特别是LVDS（低压差分信号）在Xilinx FPGA和TI（德州仪器）演示板上的应用。设计采用模块化块设计方法，并引用了Xilinx的技术文档XAPP291、XAPP265和XAPP268作为实现基础。该应用笔记提供了完整的功能设计，用户可以从指定网址下载参考设计文件，这些文件适用于使用XC2VP20-6FF896器件的Xilinx演示板或使用XC2V250-6FG256器件的Texas Instruments演示板。" 此参考设计的核心是LVDS技术，它是一种低功耗、高数据速率的通信标准，用于减少信号干扰并提高信号完整性。XAPP774(v1.1)是2004年11月发布的应用笔记，详细介绍了如何在Xilinx FPGA中实现LVDS接口，以连接高速的Texas Instruments组件。通过使用LVDS，设计者可以实现高达几百兆比特每秒的数据传输速度，这对于视频、通信和其他需要高速数据传输的应用至关重要。 Xilinx提供的设计、代码或信息是“按原样”提供的，意味着他们不保证这个实现方式没有侵犯任何专利权。用户在实施设计时需要自行负责获取可能需要的任何权利，并且Xilinx明确放弃了任何形式的保证，包括但不限于对实现是否适合特定目的或用途的适销性和适用性的默示保证。应用笔记的摘要部分指出，该文档旨在说明如何将高速接口与Texas Instruments的设备连接，可能涵盖了接口设计、信号调理、时序分析和兼容性测试等方面的内容。设计者可以通过学习这份文档，了解如何在实际项目中有效地集成LVDS技术，优化高速数据传输的性能和稳定性。 TI AD XILINX LVDS参考设计提供了一个详细的实施方案，帮助工程师在Xilinx FPGA上实现与Texas Instruments硬件的高速LVDS连接，从而在满足高性能需求的同时，确保系统稳定性和可靠性。通过下载提供的设计文件，开发者可以进一步研究和定制适应自己项目的解决方案。

4 www.xilinx.com XAPP774 (v1.1) November 4, 2004

Implementation Description

If doubt exists on the data-to-clock alignment, a DCM can be used in dynamic phase shift

mode. DCM phase shifting is discussed in “Auto Phase Shift DCM.”

Note:

When the "Auto Phase Shift" design approach is used, a fixed shift parameter must be applied to

the shift operation state machine to keep the 90-degree phase shift between data and clock.

Figure 3 shows a one-channel receiver module. This module takes in the serial differential data

of one channel and outputs it, internal to the FPGA, as 12-bit parallel data. This module is used

eight times for an 8-channel ADC device.

For the single-channel design, the received clock is input to a DCM. This DCM aligns the

internal clock to the external applied clock or phase shift the internal clock to the received clock.

At the FPGA, the presented data is registered at the right moment, in the middle of the valid

data range.

Data is presented in DDR format, meaning that it must be clocked into the receiver registers on

the rising and falling edges of the receiver clock. Therefore the clock and 180-degree outputs

of the DCM are used. Now the rising edge of both clocks can be used at the flip-flops.

The 12 incoming serial data bits of one channel are split into two sections. The even bits are

clocked on the DCM clock, and the odd bits are clocked on the 180-degree shifted clock. At a

Figure 3:

12-bit Single-Channel Receiver

IOB

EnaRegClk0

EnaRegClk180

EnaMux

EnaRAM

Address

Clock0

Data Multiplexer

Data[0:11]

Data[12:31]

X774_03_0100104

Enable Register Clock 0

Flip-Flop Cascade

Enable Register Clock 1

SelectRAM Enable

SelectRAM Clock

Cascade in

ADCLK

Clock0

Clock180

Timing and

Control

Cascade out

Clock180

Clock0

Data

DCM

LCLK Clock180

Clock0

DQ DQQQQQQ

QQ QQ Q Q

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吃西瓜。。。。

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