VLSI测试方法与可测性设计：片内测试原理与应用

"这篇资料是关于集成电路（VLSI）测试方法学和可测性设计的教材内容，涉及片内测试技术，特别是针对国科大模式识别课程2018期末试题中的电流探测方案。" 在VLSI（超大规模集成电路）领域，测试方法学和可测性设计是确保芯片质量和可靠性的关键环节。传统的片外电流测试面临诸多挑战，如测量分辨率低、测试速度慢以及外部设备的影响。为解决这些问题，片内测试（Built-In Self Test, BIST）技术应运而生，其中嵌入式电流传感器（BICS）是一种有效手段。BICS通过在芯片内部集成电流检测单元，能实时监测电路中的电流变化。 如图10.10所示，BICS的基本结构包括被测电路（CUT）、电流检测单元、比较器和参考电压（Vref）。电流检测单元将流经CUT的电流转化为电压VIDD，然后与参考电压Vref比较。正常情况下，VIDD小于Vref；若有故障，VIDD会超过Vref，改变比较器的输出状态。图10.10(b)展示了Carnegie Mellon大学设计的一种BICS实现，其中T1和T2为控制晶体管，根据电路状态导通或截止。 在无故障状态下，T1导通，T2截止，电路运行正常。一旦出现故障，流过CUT的电流增加，导致虚地点电压升高，使得T2导通，T1截止。这种设计允许通过比较器的输出变化来检测电路的异常。 VLSI测试方法学不仅涵盖组合电路和时序电路的测试生成，还包括IDDQ测试（电流差分检测法），随机和伪随机测试原理，以及与M序列相关的测试生成方法。此外，内建自测试（BIST）原理和数据压缩结构也是重要的研究内容，它们在提高测试效率和降低成本方面起着重要作用。对于内存和系统级芯片（SoC）等复杂VLSI，可测性设计显得尤为重要，它能够帮助设计者在早期阶段发现并修复潜在问题，降低后期测试成本。 本书适合集成电路设计、制造、测试和应用领域的专业人士阅读，同时也可以作为高等院校相关专业高年级学生和研究生的教学用书。通过学习，读者能够掌握电路测试的基础理论，了解数字电路的描述和模拟方法，以及如何运用可测性设计优化VLSI的测试流程。