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首页Hi3531DV100硬件设计全面指南
Hi3531DV100硬件设计用户指南是一份由深圳市海思半导体有限公司发布的详细文档,针对Hi3531DV100芯片方案的硬件设计提供了全面的指导。这份用户手册主要包括以下几个关键内容: 1. 文档概述:文档版本为02,发布于2018年4月27日,强调了版权归属和使用限制,禁止未经授权的复制或传播。文档中还包含了海思公司的商标声明,以及关于产品和服务受商业合同约束的注意事项。 2. 目标读者:主要针对技术支持工程师和单板硬件开发工程师,他们将从中获取芯片的硬件设计方法和实践指导。 3. 产品版本对应:用户指南与Hi3531DV100芯片的V100版本相匹配,说明了产品的具体型号和规格。 4. 修订历史:文档自2017年11月20日首次正式发布以来,进行了两次重要更新,其中在2018年4月27日的第二次修订中,1.2.10.2小节的内容有所修改,体现了文档的持续改进和完善。 5. 核心内容:文档的核心内容包括原理图设计,详细阐述了芯片的设计方法,这可能是电路图的设计原则、布局和连接规范。此外,还包括了PCB设计,即印制电路板的设计建议,这对确保芯片与电路板的良好交互至关重要。 6. 热设计建议:单板热设计也是用户指南的重要部分,旨在帮助工程师理解和优化芯片的散热策略,防止过热导致的问题。 7. 联系信息:文档提供了海思半导体有限公司的地址、网址、客户服务电话和电子邮件,以便用户在遇到问题时寻求支持。 Hi3531DV100硬件设计用户指南是工程师在实际项目中进行芯片设计和单板开发不可或缺的参考资料,它详细介绍了芯片的硬件设计流程和技术细节,有助于提升设计质量和效率。
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Hi3531DV100 硬件设计用户指南
用户指南 1 原理图设计
文档版本 02 (2018-04-27)
海思专有和保密信息
版权所有 © 深圳市海思半导体有限公司
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图1-4 JTAG 连接方式及标准连接器管脚定义
Hi3531D V100
TDI
TRSTN
TCK
TMS
TDO
JTAG_EN
JTAG
TDI
TRSTN
TCK
TMS
TDO
4.7kΩ
+3.3V
4.7kΩ
4.7kΩ
10kΩ
1kΩ
4.7kΩ
Hi3531DV100 的 JTAG 功能管脚可以复用为 GPIO 功能,通过 JTAG_EN 来配置选择。
Hi3531DV100 在正常工作时,要求 TEST_MODE 管脚悬空或者下拉。
1.1.4 Hi3531DV100 硬件初始化系统配置电路
Hi3531DV100 支持从 BOOTROM 启动,通过 BOOTROM_SEL 管脚配置。
当启动模式为从 BOOTROM 启动时,将会启动串口通信机制,通过串口与 PC 端相应
的软件建立通信,下载 boot 程序后完成启动;如果在 BOOTROM 启动时与串口通信超
时未响应,系统跳转至由片外 NAND/SPI NAND/SPI NOR flash 启动。BOOT 源选择为
PCIE 启动,要求将 BOOTROM_SEL,BOOT_SEL[1:0]配置为 011。(禁止将
BOOTROM_SEL,BOOT_SEL[1:0]配置为 111)
Hi3531DV100 硬件配置管脚要求预留外置 4.7KΩ上下拉电阻位置。当硬件配置管脚不
对接外设时,可利用内部上下拉设置芯片启动参数;当硬件配置管脚对接外设时,要
求使用外置的上下拉电阻设置芯片启动参数。
Hi3531DV100 上电初始化的过程中,根据配置管脚的上下拉状态来确定各部分的工作
模式。硬件配置信号描述如下表 1-2 所示。
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用户指南 1 原理图设计
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表1-2 信号描述
信号名 方向 说明
JTAG_EN I
JTAG debug 选择(内部下拉)。
0:Disable JTAG;
1:Enable JTAG。
BOOTROM_SEL I
BOOTROM 启动使能(内部下拉)。
0:按照 BOOT_SEL[1:0]设定的方式启动;
1:BOOT ROM 启动(BOOT ROM=1,
BOOT_SEL[1:0]=11 为非法模式)。
BOOT_SEL[1:0] I
BOOT 源选择(内部下拉)。
00:SPI NOR flash
01:SPI NAND flash
10:NAND flash
11:PCIE(BOOTROM_SEL=0)
SFC_BOOT_MODE I
SPI flash boot 模式选择(内部下拉)。
BOOT_SEL[1:0]=00 时表示:
SPI NOR flash 的 boot 地址模式选择。
0:3byte;
1:4byte。
BOOT_SEL[1:0]=01 时表示:
SPI NAND flash 的 boot 启动模式选择。
0:1 线 boot;
1:4 线 boot。
POR_ENABLE I
复位方式选择(内部下拉)。
0:外部复位;
1:内部复位。
PCIE0_REFCLK_SEL I
PCIE0 PHY 参考时钟源选择(内部下拉)。
0:内部 CRG 时钟;
1:外部时钟。
注意:PCIe0 复用为 SATA PORT3 口时,
PCIE0_REFCLK_SEL 必须下拉
PCIE1_REFCLK_SEL I
PCIE1 PHY 参考时钟源选择(内部下拉)。
0:内部 CRG 时钟;
1:外部时钟。
注意:PCIe1 复用为 SATA PORT2 口时,
PCIE1_REFCLK_SEL 必须下拉
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Hi3531DV100 硬件设计用户指南
用户指南 1 原理图设计
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信号名 方向 说明
PCIE_TX_DEEMP_SEL0 I
PCIe0 PHY 去加重选择(内部下拉)
0:-3.5DB
1:-6DB
PCIE_TX_DEEMP_SEL1 I
PCIe1 PHY 去加重选择(内部下拉)
0:-3.5DB
1:-6DB
SLAVE_MODE I
FAST BOOT 时 UART0 的复用位置选择(内部
下拉)。
0:支持使用 VOU_SLV 接口上复用的 UART0
进行 FAST BOOT;
1:支持使用 VOU1120 接口上复用的 UART0 进
行 FAST BOOT。
SPI_NAND_SEL I
SPI NAND flash 器件时序选择(内部上拉)
0:Plane 地址比特位不使能;
1:Plane 地址比特位是能。
PCIE_SATA_MODE[3:0] I
SATA、PCIe 及 USB3.0 复用方式选择(内部下
拉)。
0000:4*SATA
0001:3*SATA+1*PCIe0 X1
0011:2*SATA+1*PCIe0 X1+1*PCIe1 X1
1000:3*SATA+1*USB3.0
1001:2*SATA+1PCIe0 X1+1*USB3.0
1011:1*SATA+1*PCIe0 X1+1*PCIe1
X1+1*USB3.0
除上述所列复用外,其他为非法模式。
具体复用关系设置见示意图如图 1-5 所示。
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Hi3531DV100 硬件设计用户指南
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图1-5 SATA, PCIe 及 USB3.0 复用关系示意图
1.1.5 电源设计建议
Hi3531DV100 芯片电源设计参数请参见《Hi3531DV100 H.265 编解码处理器用户指南》
“2.5 电性能参数”章节。
Hi3531DV100 单板设计时,需要注意以下几点:
Hi3531DV100 的电源设计,包括电容的容值和数量,要求必须完全拷贝
Hi3531DV100DMEB 的原理图设计。
CORE 电源(管脚名 DVDD_CORE):连接数字电源,电压由 SVB 动态调压电路
控制,SVB 动态调压电路必须使用,否则可能导致系统死机等异常状况。
DVDD_CORE 的设计,要求选择至少 4A 供电能力的 DC-DC。
该电源要求在芯片端的纹波噪声控制在±35mV 以下。
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