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Freescale MPC5606S 微控制器参考手册
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更新于2024-07-14
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"Freescale MPC5606技术手册,微控制器参考手册,支持MPC5602S、MPC5604S和MPC5606S"
该文档是Freescale Semiconductor(现已被NXP Semiconductors收购)发布的MPC5606S微控制器的参考手册,版本号为Rev.7,发布日期为2012年10月。手册详细介绍了MPC5606S以及与其兼容的MPC5602S和MPC5604S微控制器的相关信息和技术细节。
MPC5606S是一款基于Power Architecture的微控制器,常用于汽车电子、工业自动化和控制等高可靠性需求的领域。它集成了高效的处理器核心、丰富的外设接口和强大的控制功能,旨在提供高性能与低功耗的解决方案。
手册中可能包含的内容包括:
1. **处理器架构**:详细阐述了MPC5606S的处理器核心,如e200z6 Power Architecture内核,其性能特点、指令集和工作模式。
2. **内存结构**:涵盖了片上内存配置,如闪存、SRAM的容量、分布和访问特性。
3. **外设接口**:列举了各种内置的通信接口,如CAN(Controller Area Network)、LIN(Local Interconnect Network)、SPI(Serial Peripheral Interface)、I2C(Inter-Integrated Circuit)等,并描述了它们的工作原理和配置方法。
4. **模拟功能**:可能包括ADC(Analog-to-Digital Converter)、DAC(Digital-to-Analog Converter)、比较器和其他模拟电路的详细信息,这些都是微控制器在处理模拟信号时的关键部分。
5. **定时器和计数器**:MPC5606S可能带有多个定时器和计数器单元,用于实现精确的时间管理和事件检测。
6. **中断系统**:描述了中断控制器的工作方式,如何设置中断优先级和响应中断事件。
7. **电源管理**:详细说明了微控制器的低功耗模式,如睡眠、待机和深度睡眠,以及如何在这些模式之间切换以优化能效。
8. **开发工具和支持**:可能提到了可用的开发环境、调试工具、软件库和应用示例,帮助开发者进行系统集成和程序编写。
9. **电气特性**:提供了微控制器的引脚配置、电源电压范围、输入输出电平等电气参数。
10. **封装与引脚定义**:列出了不同封装类型及其引脚布局,以及各引脚的功能说明。
11. **应用实例**:可能会有针对特定领域的应用案例,如汽车电子控制系统、工业自动化设备等。
重要的是要注意,手册中的信息仅供系统和软件实施者使用Freescale产品时参考,不授予任何版权许可,且Freescale不对产品的适用性或任何特定目的的使用承担任何明示或暗示的保证,也不承担由此产生的任何责任,包括但不限于间接或偶然损失。提供的典型参数可能因应用而异,实际性能应根据具体应用测试确定。
MPC5606S Microcontroller Reference Manual, Rev. 7
14 Freescale Semiconductor
15.4.3 DMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .509
15.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .512
15.5.1 DMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .512
15.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .513
15.5.3 DMA arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .514
15.5.3.1 Fixed group arbitration, fixed channel arbitration . . . . . . . . . . . . . . . .514
15.5.3.2 Round-robin group arbitration, fixed channel arbitration . . . . . . . . . . .514
15.5.3.3 Round-robin group arbitration, round-robin channel arbitration . . . . .514
15.5.3.4 Fixed group arbitration, round-robin channel arbitration . . . . . . . . . . .515
15.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .515
15.5.4.1 Single request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .515
15.5.4.2 Multiple requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .516
15.5.5 TCD status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .518
15.5.5.1 Minor loop complete . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .518
15.5.5.2 Active channel TCD reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .518
15.5.5.3 Preemption status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .519
15.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .519
15.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .520
15.5.7.1 Dynamic priority changing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .520
15.5.7.2 Dynamic channel linking and dynamic scatter/gather . . . . . . . . . . . . .520
15.5.8 Hardware request release timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .521
Chapter 16
Error Correction Status Module (ECSM)
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
16.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
16.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
16.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
16.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
16.4.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .524
16.4.2.1 Processor Core Type (PCT) register . . . . . . . . . . . . . . . . . . . . . . . . .525
16.4.2.2 Revision (REV) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .525
16.4.2.3 Miscellaneous Reset Status Register (MRSR) . . . . . . . . . . . . . . . . . .525
16.4.2.4 Miscellaneous Wakeup Control Register (MWCR) . . . . . . . . . . . . . . .526
16.4.2.5 Miscellaneous Interrupt Register (MIR) . . . . . . . . . . . . . . . . . . . . . . .527
16.4.2.6 Miscellaneous User-Defined Control Register (MUDCR) . . . . . . . . . .528
16.4.2.7 ECC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .529
16.4.2.8 ECC Configuration Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . .529
16.4.2.9 ECC Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .530
16.4.2.10 ECC Error Generation Register (EEGR) . . . . . . . . . . . . . . . . . . . . .532
16.4.2.11 Flash ECC Address Register (FEAR) . . . . . . . . . . . . . . . . . . . . . . . .535
16.4.2.12 Flash ECC Master Number Register (FEMR) . . . . . . . . . . . . . . . . . .536
16.4.2.13 Flash ECC Attributes (FEAT) register . . . . . . . . . . . . . . . . . . . . . . . .536
16.4.2.14 Flash ECC Data Register (FEDR) . . . . . . . . . . . . . . . . . . . . . . . . . .537
16.4.2.15 RAM ECC Address Register (REAR) . . . . . . . . . . . . . . . . . . . . . . . .538
MPC5606S Microcontroller Reference Manual, Rev. 7
Freescale Semiconductor 15
16.4.2.16 RAM ECC Syndrome Register (RESR) . . . . . . . . . . . . . . . . . . . . . .538
16.4.2.17 RAM ECC Master Number Register (REMR) . . . . . . . . . . . . . . . . . .540
16.4.2.18 RAM ECC Attributes (REAT) register . . . . . . . . . . . . . . . . . . . . . . . .540
16.4.2.19 RAM ECC Data Register (REDR) . . . . . . . . . . . . . . . . . . . . . . . . . . .541
16.4.3 High-priority enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542
16.4.4 Spp_ips_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542
Chapter 17
Flash Memory
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .545
17.2 Program flash memory (code flash 0 and code flash 1) . . . . . . . . . . . . . . . . . . . . . . . .545
17.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .545
17.2.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .546
17.2.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .546
17.2.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547
17.2.4.1 Macrocell structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547
17.2.4.2 Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .548
17.2.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .551
17.2.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .552
17.2.5.2 Power-Down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .553
17.2.5.3 Low-Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .553
17.2.6 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .554
17.2.6.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .555
17.2.6.2 Low/Mid Address Space Block Locking Register (LML) . . . . . . . . . . .560
17.2.6.3 Non-Volatile Low/Mid Address Space Block Locking Register (NVLML) .
561
17.2.6.4 High Address Space Block Locking Register (HBL) . . . . . . . . . . . . . .563
17.2.6.5 Non-Volatile High Address Space Block Locking Register (NVHBL) .563
17.2.6.6 Secondary Low/Mid Address Space Block Locking Register (SLL) . .564
17.2.6.7 Non-volatile Secondary Low/Mid Address Space Block Locking Register
(NVSLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .565
17.2.6.8 Low/Mid aDdress Space Block Select Register (LMS) . . . . . . . . . . . .567
17.2.6.9 High Address Space Block Select Register (HBS) . . . . . . . . . . . . . . .568
17.2.6.10 Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .569
17.2.6.11 Bus Interface Unit 0 register (BIU0) . . . . . . . . . . . . . . . . . . . . . . . . .571
17.2.6.12 Bus Interface Unit 1 register (BIU1) . . . . . . . . . . . . . . . . . . . . . . . . .571
17.2.6.13 Bus Interface Unit 2 register (BIU2) . . . . . . . . . . . . . . . . . . . . . . . . .572
17.2.6.14 Non-volatile Bus Interface Unit 2 register (NVBIU2) . . . . . . . . . . . . .572
17.2.6.15 User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .573
17.2.6.16 User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .575
17.2.6.17 User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .576
17.2.6.18 User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . .576
17.2.6.19 User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . .577
17.2.6.20 User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . .578
17.2.6.21 User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . .578
MPC5606S Microcontroller Reference Manual, Rev. 7
16 Freescale Semiconductor
17.2.6.22 User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . .579
17.2.6.23 Non-volatile private censorship PassWord 0 register (NVPWD0) . .580
17.2.6.24 Non-Volatile Private Censorship Password 1 Register (NVPWD1) .581
17.2.6.25 Non-volatile System Censoring Information 0 register (NVSCI0) . . .581
17.2.6.26 Non-Volatile System Censoring Information 1 register (NVSCI1) . .582
17.2.6.27 Non-Volatile User Options register (NVUSRO) . . . . . . . . . . . . . . . .583
17.2.7 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .584
17.2.7.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .584
17.2.7.2 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592
17.2.7.3 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592
17.3 Data flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594
17.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594
17.3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594
17.3.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .595
17.3.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596
17.3.4.1 Macrocell structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596
17.3.4.2 Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596
17.3.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .598
17.3.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .598
17.3.5.2 Power-Down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599
17.3.5.3 Low-Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599
17.3.6 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .600
17.3.6.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .601
17.3.6.2 Low/Mid Address Space Block Locking Register (LML) . . . . . . . . . . .605
17.3.6.3 Non-Volatile Low/Mid Address Space Block Locking Register (NVLML) .
606
17.3.6.4 High Address Space Block Locking Register (HBL) . . . . . . . . . . . . . .608
17.3.6.5 Non-Volatile High Address Space Block Locking Register (NVHBL) .608
17.3.6.6 Secondary Low/Mid Address Space Block Locking Register (SLL) . .609
17.3.6.7 Non-Volatile Secondary Low/Mid Address Space Block Locking Register
(NVSLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .610
17.3.6.8 Low/Mid Address Space Block Select Register (LMS) . . . . . . . . . . . .612
17.3.6.9 High Address Space Block Select Register (HBS) . . . . . . . . . . . . . . .613
17.3.6.10 Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .614
17.3.6.11 User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616
17.3.6.12 User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .618
17.3.6.13 User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .618
17.3.6.14 User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . .619
17.3.6.15 User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . .620
17.3.6.16 User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . .620
17.3.6.17 User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . .621
17.3.6.18 User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . .622
17.3.7 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .622
17.3.7.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .622
17.3.7.2 Double Word program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .623
MPC5606S Microcontroller Reference Manual, Rev. 7
Freescale Semiconductor 17
17.3.7.3 Sector erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .625
17.3.7.4 User Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .627
17.3.8 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631
17.3.8.1 ECC algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631
17.3.8.2 Bit manipulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631
17.3.8.3 EEPROM emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632
17.3.9 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632
17.3.9.1 Modify protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632
17.3.9.2 Censored mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633
17.4 Platform flash controller (PFLASH2P_LCA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633
17.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633
17.4.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .636
17.4.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .636
17.4.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639
17.4.2 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639
17.4.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639
17.4.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639
17.4.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641
17.4.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .648
17.4.4.1 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .649
17.4.4.2 Read cycles—buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .649
17.4.4.3 Read cycles—buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650
17.4.4.4 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650
17.4.4.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650
17.4.4.6 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .651
17.4.4.7 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .651
17.4.4.8 Bank 0 and 2 page read buffers and prefetch operation . . . . . . . . . .651
17.4.4.9 Bank1 temporary holding registers . . . . . . . . . . . . . . . . . . . . . . . . . . .654
17.4.4.10 Input port arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .654
17.4.4.11 Read-While-Write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . .655
17.4.4.12 Wait-State emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .656
17.4.4.13 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .657
17.5 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .663
17.5.1 Background . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .663
17.5.2 Flash memory setting recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . .664
Chapter 18
FlexCAN
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .669
18.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .669
18.1.2 FlexCAN module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .670
18.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671
18.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671
18.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671
18.2.2 Signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
MPC5606S Microcontroller Reference Manual, Rev. 7
18 Freescale Semiconductor
18.2.2.1 CAN Rx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
18.2.2.2 CAN Tx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
18.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
18.3.1 FlexCAN memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672
18.3.2 Message Buffer structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .674
18.3.3 Rx FIFO Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .677
18.3.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .679
18.3.4.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .679
18.3.4.2 Control Register (CTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .683
18.3.4.3 Free Running Timer (TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .686
18.3.4.4 Rx Global Mask (RXGMASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .687
18.3.4.5 Rx 14 Mask (RX14MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688
18.3.4.6 Rx 15 Mask (RX15MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688
18.3.4.7 Error Counter Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688
18.3.4.8 Error and Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .690
18.3.4.9 Interrupt Mask Register High (IMRH) . . . . . . . . . . . . . . . . . . . . . . . . .692
18.3.4.10 Interrupt Mask Register Low (IMRL) . . . . . . . . . . . . . . . . . . . . . . . . .693
18.3.4.11 Interrupt Flag Register High (IFRH) . . . . . . . . . . . . . . . . . . . . . . . . .694
18.3.4.12 Interrupt Flag Register Low (IFRL) . . . . . . . . . . . . . . . . . . . . . . . . . .694
18.3.4.13 Rx Individual Mask Registers (RXIMR0–RXIMR63) . . . . . . . . . . . . .696
18.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697
18.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697
18.4.2 Transmit process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .698
18.4.3 Arbitration process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .698
18.4.4 Receive process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .699
18.4.5 Matching process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .700
18.4.6 Data coherence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .702
18.4.6.1 Transmission abort mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . .702
18.4.6.2 Message Buffer deactivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .703
18.4.6.3 Message Buffer lock mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . .703
18.4.7 Rx FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704
18.4.8 CAN protocol related features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .705
18.4.8.1 Remote frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .705
18.4.8.2 Overload frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706
18.4.8.3 Time stamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706
18.4.8.4 Protocol timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706
18.4.8.5 Arbitration and matching timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .709
18.4.9 Modes of operation: details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710
18.4.9.1 Freeze mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710
18.4.9.2 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710
18.4.10Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711
18.4.11Bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711
18.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .712
18.5.1 FlexCAN initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .712
18.5.2 FlexCAN Addressing and RAM size configurations . . . . . . . . . . . . . . . . . . . . .713
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