Cadence EDA工具手册：原理图与PCB设计入门

"深入pci与pcie：硬件篇和软件篇 - Cadence Allegro EDA工具手册概述" 在Cadence Allegro的设计流程中，打包前的准备是至关重要的一个环节，尤其是对于PCI（Peripheral Component Interconnect）和PCI Express（PCIe）这类高速接口的设计。这个阶段涉及到多个属性设置和设计规则，确保了从原理图到PCB布局的顺利过渡。 1. **PACKAGING PREPARATION** - 在打包前，设计人员需要调整元件的位置和交换管脚，以优化布局。通过使用`LOCATION`属性和`SECTION`命令，可以指定元件在原理图中的位置以及它们在封装中的对应部分。 - `PINSWAP`命令允许设计者在元件的不同功能组之间互换管脚，这对于解决物理限制或优化信号路由至关重要。 - `GROUP`和`ROOM`属性用于创建元件的群组和区域，有助于管理和组织复杂的PCB布局。 - `PACK_IGNORE`和`PACK_SHORT`属性则提供了一种方式，使得在打包过程中对特定元件或连接进行特殊处理，例如忽略某些不重要的引脚或缩短连接路径。 2. **ATTRIBUTE TYPES** - `Component definition`属性定义元件特性，但这些定义不会反标回原理图，例如`ALT_SYMBOLS`定义备用符号，`JEDEC_TYPE`定义JEDEC标准封装类型。 - `Component instance`属性是针对元件实例的，如`Component auto-place priority`定义自动放置优先级，`Power dissipation`表示元件的功率损耗。 - `Pin instance`属性通常包括PN属性，以及关于时序和功耗的数据。 - `Schematic instance`属性是附加到原理图实例上的，涵盖所有其他未特别定义的属性。 - `Net`属性涉及网络连接的信息。 3. **PACKAGER-XL ATTRIBUTES** - Packager-XL添加的属性，如`CDS_LOCATION`和`CDS_SEC`，可以反标回原理图。 `$LOCATION`和`$PN`属性可以手动编辑，打包时不会覆盖这些值，可以利用`section`命令修改`SEC`属性。 4. **CONTROLLING PROPERTIES** - 通过`FILTER_PROPERTY`指令，设计者可以控制Packager-XL和PCB工具之间属性的传递，这有助于在打包过程中根据设计需求筛选和修改属性。 5. **CADENCE ALLEGRO FLOW** - Cadence Allegro设计流程涵盖了从库管理、原理图输入、设计转换、物理设计到高速PCB规划的全过程。 - 库管理是设计流程的基础，包括原理图库、PCB库和仿真库的管理，理解这些库的结构对高效设计至关重要。 6. **PCB DESIGN GUIDELINES** - 公司的PCB设计规范和常见问题处理是设计过程中的重要参考，确保了设计符合行业标准和公司内部规定，同时提高了设计质量和效率。 Cadence Allegro提供了一个强大而全面的平台，用于管理和优化从概念设计到物理实现的整个流程。理解并熟练运用其中的打包前准备、属性管理和设计规则，是成功完成PCI和PCIe等高速接口设计的关键步骤。