兆易创新2022秋招数字设计笔试解析

"兆易创新2022年秋招数字设计笔试题包含了与数字设计相关的编程题目，涉及模块设计、计数器、边沿检测等概念，适合电子工程、集成电路设计等相关专业的应聘者。试题中提供的代码示例是用Verilog语言编写的，考察了考生对Verilog语法及数字逻辑的理解能力。" 在给出的部分内容中，我们有两个Verilog模块，分别是`moduleseq`和`modulefit`。 `moduleseq`是一个计数器模块，它接收输入时钟`clk`、复位信号`rstn`和输入信号`a`，并输出16位的计数值`number`。该模块使用两个always块来实现功能。第一个always块中，当`rstn`为低电平时，`shift_data`被清零；否则，`shift_data`会在每个时钟沿将`a`的值左移一位，并将新值添加到最低位。第二个always块处理计数逻辑，当`shift_data`等于参数`N`时，`cnt`加一。最终，`number`的值被设置为`cnt`。 `modulefit`是一个更复杂的模块，它接收输入时钟`clk`、复位信号`rstn`、输入信号`a`以及2位配置信号`cnt_cfg`，输出信号`o`。这个模块用于实现某种特定的功能，如计数或延迟。它包含一个根据`cnt_cfg`配置的查找表（lut），用于设定不同的计数值`N`，然后通过两级D触发器同步输入信号`a`，并进行边沿检测。然而，这个模块的完整逻辑没有给出，特别是`cout`和`o`的计算部分，这可能是题目的一部分，要求考生完成这部分代码。 在描述的最后部分，提到了一个条件逻辑序列，涉及到信号`B`、`C`和`D`，以及等待周期的计算。这部分可能是一个独立的逻辑问题，需要考生理解信号之间的关系，计算在特定条件下信号状态改变所需的时间周期。 这些题目主要考察了数字逻辑设计的基础知识，包括Verilog编程、计数器实现、边沿检测、同步电路设计以及条件逻辑分析。对于应聘者来说，理解和解答这些问题需要扎实的数字逻辑基础和Verilog编程经验。