MIPS架构计算机结构教程：数据 Hazards 解析与作业解答

"这篇资料是关于加州大学计算机系计算机结构教程的，重点是MIPS架构。这份资料包含了一些考古题，适用于预习或复习计算机结构，特别是针对那些计划去美国学习计算机科学的学生。资料中提到了数据冲突（数据冒险）和MIPS五阶段流水线的处理方法，以及如何处理流水线中的数据依赖问题。" 在计算机体系结构中，处理器的设计与优化是一个关键部分。MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集计算机（RISC）架构，以其高效的五阶段流水线设计而闻名。流水线技术能够显著提高处理器的执行速度，但同时也引入了数据冲突，即数据冒险，包括RAW（Read-After-Write）、WAR（Write-After-Read）、WAW（Write-After-Write）三种类型。题目指出，RAR（Read-After-Read）并不导致数据冲突，这是正确的，因为两个读操作通常不会相互影响。 现代处理器具备动态指令调度和乱序执行能力，但这并不意味着编译器的工作变得不重要。实际上，编译器仍然会尝试通过优化指令序列来提高发令率，以配合处理器的高级特性。 在处理MIPS五阶段流水线的数据冲突时，例如题目中的情况，有三个连续的指令：`lw $2, 20($1)`、`sub $4, $2, $5`、`or $4, $2, $6`。由于`lw`和`sub`之间存在一个周期的延迟，需要检测到数据冲突并采取措施。一旦检测到冲突，必须将`sub`指令转换为`nop`（无操作）指令，并延迟`sub`和`or`的执行各一个周期。这可以通过在流水线的特定阶段插入`nop`来实现，通常是在取指（IF）或解码（ID）阶段。 (a) 数据冲突检测单元应放置在流水线的执行（EX）阶段，因为在这个阶段，处理器能够确定是否发生了写后读（WAR）或写后写（WAW）冲突。一旦检测到冲突，可以立即发出信号，通知后续阶段。 (b) 在MIPS五阶段流水线中，将`sub`指令转换为`nop`，需要在解码阶段（ID）进行，即将`sub`的机器码替换为`nop`的机器码，使得执行阶段不执行实际的减法操作。 (c) 阻止`sub`和`or`指令继续执行并使其延迟一个周期，可以在写回（WB）阶段之后设置一个控制信号，使得这两个指令的完成被推迟到下一个时钟周期。这样，它们的输出结果不会影响到尚未完成的`lw`指令，从而避免了数据冲突。 理解和解决流水线中的数据冲突是理解计算机结构中的重要概念，对于学习MIPS或其他处理器架构的学员来说，这部分知识的掌握有助于提高对计算机执行机制的理解和编程效率。