EDA技术详解：《第五版》习题答案探析(1-10章)

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《EDA技术实用教程(第五版)》是一本由潘松编著并由科学出版社出版的专业教材，主要针对电子设计自动化(EDA)技术进行了深入讲解。本书的核心内容围绕EDA技术在ASIC设计和FPGA开发中的应用展开，强调了EDA技术如何通过软硬件结合、SoC设计和自动设计实现目标。第一部分，章节1探讨了EDA技术与ASIC设计和FPGA开发的关系。作者指出，EDA技术的最终目标是设计和实现专用集成电路ASIC，而FPGA和CPLD作为可编程器件，是这一过程的关键工具。它们不仅支持软硬件设计的融合，还能灵活地适应不同的硬件平台和应用场景。FPGA尤其在ASIC设计中扮演着重要的角色，因为它提供了现场可编程能力，使得设计者能够在产品开发的不同阶段进行灵活调整。第二部分，第1-2题讨论了VHDL的特点与软件描述语言的区别。VHDL作为一种硬件描述语言，其代码具有更高的抽象性和移植性，能够直接描述电路的功能而不受限于特定硬件架构。相比之下，软件描述语言编译后的机器代码是针对特定CPU的，缺乏可移植性和灵活性。综合器在将VHDL转化为电路结构时，不仅执行机械转换，还会根据设计约束进行优化，体现出较强的主动性和创造性。第三部分，综合是EDA中的关键环节，定义为将高层次的行为和功能描述转化为底层可实施的电路结构。综合有多种类型，如自然语言综合、行为综合（从算法到RTL）、逻辑综合（从RTL到逻辑门）以及版图综合（用于ASIC或FPGA）。综合在EDA中处于核心地位，是实现设计意图从抽象到具体实现的桥梁，综合器在其中承担着复杂的任务，如处理设计规则约束和优化设计性能。总结来说，《EDA技术实用教程(第五版)》提供了深入理解EDA技术基础和实践应用的指导，涵盖了从理论概念到实际操作的重要知识点，对于学习和从事电子设计特别是ASIC和FPGA设计的学生和工程师来说，具有很高的参考价值。通过阅读和解决书中的习题，读者可以掌握VHDL的使用、综合技术的原理和实践，以及如何在EDA流程中有效地运用这些技术。

END org_patch;

ARCHITECTURE BHV OF org_patch IS

BEGIN

PROCESS(org_data)

BEGIN

IF(org_data(7)='0') THEN

patch_data<=org_data; --org_data>=0，补码=原码。

else

patch_data<=org_data(7)&(not org_data(6 DOWNTO 0))+1;--org_data<0，补码=|原

码|取反+1。

END IF;

END PROCESS;

END BHV;

3-9 设计一个格雷码至二进制数的转换器。

--3-9 设计一个格雷码至二进制数的转换器。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; --为使用类型转换函数，打开此程序包。

ENTITY grayTObinary IS

port( DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

DOUT: OUT BIT_VECTOR(3 DOWNTO 0));

END grayTObinary;

ARCHITECTURE behave OF grayTObinary IS

BEGIN

PROCESS (DIN)

BEGIN

CASE DIN IS

WHEN "0000" => DOUT<="0000";

WHEN "0001" => DOUT<="0001";

WHEN "0011" => DOUT<="0010";

WHEN "0010" => DOUT<="0011";

WHEN "0110" => DOUT<="0100";

WHEN "0111" => DOUT<="0101";

WHEN "0101" => DOUT<="0110";

WHEN "0100" => DOUT<="0111";

WHEN "1100" => DOUT<="1000";

WHEN "1101" => DOUT<="1001";

WHEN "1111" => DOUT<="1010";

WHEN "1110" => DOUT<="1011";

WHEN "1010" => DOUT<="1100";

WHEN "1011" => DOUT<="1101";

WHEN "1001" => DOUT<="1110";

WHEN "1000" => DOUT<="1111";

WHEN OTHERS => NULL;

END CASE;

END PROCESS;

END behave;

3-10 利用 if 语句设计一个 3 位二进制数 A[2..0]、B[2..0]的比较器电路。对于比较(A<B)、

(A>B)、(A=B)的结果分别给出输出信号 LT=1、GT=1、EQ=1。

--3-10 利用 if 语句设计一个 3 位二进制数 A[2..0]、B[2..0]的比较器电路。

--对于比较(A<B)、(A>B)、(A=B)的结果分别给出输出信号 LT=1、GT=1、EQ=1。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY COMP IS

PORT( A,B: IN STD_LOGIC_VECTOR(2 DOWNTO 0); --两个 3 位输入

LT: OUT STD_LOGIC; --小于输出

GT: OUT STD_LOGIC; --大于输出

EQ: OUT STD_LOGIC); --等于输出

END ENTITY COMP;

ARCHITECTURE ONE OF COMP IS

BEGIN

PROCESS(A,B)

BEGIN

IF (A<B) THEN LT<='1';ELSE LT<='0';END IF;

IF (A>B) THEN GT<='1';ELSE GT<='0';END IF;

IF (A=B) THEN EQ<='1';ELSE EQ<='0';END IF;

END PROCESS;

-- LT <= (A<B); --小于

-- GT <= (A>B); --大于

-- EQ <= (A=B); --等于

END ARCHITECTURE ONE;

3-11 利用 8 个全加器，可以构成一个 8 位加法器。利用循环语句来实现这项设计。并以

此项设计为例，使用 GENERIC 参数传递的功能，设计一个 32 位加法器。

--3-11 利用 GENERIC 参数和循环语句将 8 个全加器构成成 8 位加法器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY ADDER8B IS

GENERIC(S: INTEGER:=8); --定义参数 S 为整数类型，且等于 4

PORT(A,B: IN STD_LOGIC_VECTOR(S-1 DOWNTO 0);

CIN: IN STD_LOGIC;

SUM: OUT STD_LOGIC_VECTOR(S-1 DOWNTO 0);

COUT: OUT STD_LOGIC);

END ENTITY ADDER8B;

ARCHITECTURE ONE OF ADDER8B IS

BEGIN

PROCESS(A,B,CIN)

VARIABLE S1: STD_LOGIC_VECTOR(S-1 DOWNTO 0);

VARIABLE C1: STD_LOGIC;--_VECTOR(S DOWNTO 0);

BEGIN

C1:=CIN;

--C1(0):=CIN;

FOR i IN 1 TO S LOOP

IF A(i-1)='1' XOR B(i-1)='1' XOR C1='1' THEN S1(i-1):='1'; ELSE S1(i-1):='0';

END IF;

IF (A(i-1)='1' AND B(i-1)='1')OR(A(i-1)='1' AND C1='1')OR(B(i-1)='1' AND

C1='1')OR(A(i-1)='1' AND B(i-1)='1' AND C1='1')

THEN C1:='1';

ELSE C1:='0';

END IF;

END LOOP;

SUM<=S1;COUT<=C1;

END PROCESS;

END ARCHITECTURE ONE;

3-12 设计一个 2 位 BCD 码减法器。注意可以利用 BCD 码加法器来实现。因为减去一个

二进制数，等于加上这个数的补码。只是需要注意，作为十进制的 BCD 码的补码获取方式

与普通二进制数稍有不同。我们知道二进制数的补码是这个数的取反加 1。假设有一个 4 位

二进制数是 0011，其取补实际上是用 1111 减去 0011，再加上 l。相类似，以 4 位二进制表

达的 BCD 码的取补则是用 9(1001)减去这个数再加上 1。

--3-12 设计 2 位 BCD 码减法器(利用减去数等于加上该数补码方法) (a-b=a+[-b]补码)

LIBRARY IEEE; --待例化元件

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_arith.ALL;

USE IEEE.STD_LOGIC_unsigned.ALL;

ENTITY SUB2BCD IS

PORT(a,b: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

diff: out STD_LOGIC_VECTOR(7 DOWNTO 0);

sout: OUT STD_LOGIC);

END SUB2BCD;

ARCHITECTURE behave OF SUB2BCD IS

BEGIN

PROCESS(a,b)

VARIABLE cc: STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

IF a<b THEN sout<='1'; ELSE sout<='0'; END IF;

cc:="10011010"-b;

IF cc(3 DOWNTO 0) > "1001" THEN cc:=cc+"00000110";END IF;

IF cc(7 DOWNTO 4) > "1001" THEN cc:=cc+"01100000";END IF;

cc:=a+cc;

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