优化蝶形单元的维特比译码器：FPGA实现与性能提升

本文主要探讨了结构优化的维特比译码器的实现方案，针对传统维特比译码器在速度上的瓶颈问题。维特比译码器在卷积编码中广泛应用，其优点在于编码增益大且算法简单，但存在存储资源消耗大和译码周期较长的问题。作者针对这些问题，提出了一种创新设计：通过引入蝶形单元的直通互连结构。这种结构允许在状态转移过程中直接访问路径度量值，无需进行大规模存储，从而简化了存储与读取逻辑，降低了存储资源的需求。此外，设计还具备灵活性，可以根据具体应用需求调整蝶形处理单元的复用次数，提高了译码效率。 在硬件实现方面，研究者选择FPGA平台作为设计载体，运用Verilog硬件描述语言进行编程，并借助Xilinx的Vivado软件进行设计和实现。这种选择使得译码器可以在实时性强的100MHz系统时钟下高效运行。据综合实现结果，优化后的维特比译码器仅占用1564个LUT单元，表明其在资源利用率上取得了显著改进。 文章由黄增先和王进华两位作者共同完成，他们来自福州大学电气工程与自动化学院，强调了在提高通信质量和可靠性的同时，优化维特比译码器结构的重要性。研究的关键词包括维特比、回溯、蝶形单元、加比选和状态转移因子，这些是理解论文核心内容的关键术语。文章发表在《微型机与应用》杂志上，对于从事通信系统设计和纠错编码领域的研究人员具有参考价值。 本文的贡献在于提出了一种结构优化的维特比译码器实现策略，通过技术改进解决了速度瓶颈问题，提升了译码效率和资源利用率，对于提升通信系统的整体性能具有实际意义。