Vivado软件安装教程:从开始到完成

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《Vivado软件安装指南》 Vivado是一款由Xilinx公司开发的全面的FPGA设计套件,旨在提供一个集成的设计环境,支持从系统级到芯片级的开发流程。它基于AMBA AXI4互连规范,兼容IP-XACT封装元数据,并采用TCL工具命令语言、Synopsys SDC系统约束等标准,以实现高度定制化的设计流程和行业标准一致性。Vivado的特点在于: 1. 高效集成:Vivado通过ESL设计和RTLIP封装技术,加速了C语言算法的综合与验证,使得系统集成的速度提高了3倍,硬件协同仿真的性能提升了100倍,极大地解决了集成瓶颈。 2. 实现优化:层次化的器件编辑器和布局规划器提升了设计效率3至15倍,逻辑综合工具对SystemVerilog的支持业界领先,布局布线引擎的确定性更高,能有效优化时序和减少路由拥堵。此外,增量式流程使ECO修改处理更迅速,不影响性能。 3. 功耗分析:通过共享的可扩展数据模型,Vivado在设计流程的不同阶段能进行功耗、时序和面积预估,帮助用户提前分析并优化设计,如自动化的时钟门等功能。 关于软件安装步骤,以下是一份详细的指南: 1. **开始安装**:双击下载的Vivado安装文件开始安装过程。 2. **忽略初始提示**:安装过程中可能有不必要或可忽略的提示,如版权信息,点击"Ignore"两次,然后选择"Next"继续。 3. **接受许可协议**:选择"IAgree"三次,表示接受软件的许可条款。 4. **选择安装版本**:推荐安装Vivado HL System Edition,根据需求选择合适的版本。 5. **选择安装组件**:勾选所需的工具和器件,以便满足特定的设计需求。 6. **指定安装路径**:选择一个无中文字符的目录,确保有足够的磁盘空间,点击"Next"开始安装。 7. **安装过程**:等待安装,根据计算机性能,这个过程可能需要10分钟到30分钟不等。在此期间,附带的工具和软件建议全部安装。 8. **安装驱动**:安装过程中会要求安装驱动,确认后继续。 9. **安装工具选择**:安装驱动后,会显示安装工具界面,选择你需要的工具并完成安装。 10. **安装完成**:最后点击"Finish",完成Vivado软件的安装。 要获得最新版本的Vivado,可以访问Xilinx官方网站或者通过百度网盘链接下载,并遵循上述安装步骤。务必确保在安装过程中注意中文路径可能带来的兼容性问题,以免出现错误。对于初次使用者,Vivado的强大功能将极大地提高FPGA设计的效率和灵活性。
2019-06-21 上传
Vivado软件的使用 一、 建立工程 1.1新建一个工程 或者: 1.2设置工程名字和路径。输入工程名称、选择工程存储路径,并勾选Create project subdirectory选项,为工程在制定存储路径下建立独立的文件夹设置完成后,点击Next。注意: 工程名称和存储路径中不能出现中文和空格,建议工程名称以字母、数字、下划线来组成。 1.3选择RTL Project一项,并勾选Do not specify sources at this time,勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next。根据使用的FPGA开发平台,选择对应的FPGA目标器件. 1.4确认相关信息与设计所用的FPGA器件信息是否一致,一致请点击Finish,不一致,请返回上一步修改。 1.5得到如下的空白的Vivado工程界面,完成空白工程新建 二、 工程设计 2.1设计文件输入,如下图所示,点击Flow Navigator下的Project Manager->Add Sources或中间Sources中的对话框打开设计文件导入添加对话框。 2.2添加设计文件,然后Next 2.3如果有v/vhd文件,可以通过Add File一项添加。在这里,我们要新建文件,所以选择Create File一项。 2.4在Create Source File中输入File Name,点击OK。注:名称中不可出现中文和空格。 2.5在弹出的Define Module中的I/O Port Definition,输入设计模块所需的端口,并设置端口防线,如果端口为总线型,勾选Bus选项,并通过MSB和LSB确定总线宽度。完成后点击OK. 2.6新建的设计文件(此处为flow_led.v)即存在于Source中的Design Source中。双击打开该文件,输入相应的设计代码。 三、 添加约束 添加约束文件,有两种方法可以添加约束文件,一是利用Vivado中planning功能,二是可以直接新建XDC的约束文件,手动输入约束命令。 3.1利用IO planning 3.1.1点击Flow Navigator 中Synthesis中的Run Synthesis,先对工程进行综合。 3.1.2综合完成后,选择Open Synthesized Design,打开综合结果。 3.1.3此处应该出现如下界面,如果没有出现,在图示位置layout中选择IO planning在右下方的选项卡中切换I/O ports 一栏,并在对应的信号后,输出对应的FPGA管脚标号,并制定I/O std。(具体的FPGA约束管脚和IO电平标准,可参考对应板卡的用户手册或原理图)。 3.1.4完成后,点击上方工具栏中的保存按钮,工程提示新建XDC文件或选择工程中已有的XDC文件。在这里,我们要Create a new file,输入File name,点击OK完成约束过程。 3.1.5、此时在Source下的Constraints中会找到新建的XDC文件。 3.2建立XDC文件 3.2.1、点击Add Source ,选择第一项Add or Create Constraints一项,点击Next。 3.2.2、点击Create File ,新建一个XDC文件,输入XDC文件名,点击OK。点击Finish。 3.2.3、双击打开新建好的XDC文件,按照如下规则,输入相应的FPGA管脚约束信息和电平标准。 四、 功能仿真 4.1创建激励测试文件,在Source中右击选择Add source。在Add Source界面中选择第三项Add or Create Simulation Source,点击Next。 4.2选择Creat File,创建一个新的激励测试文件。输入激励测试文件名,点击OK,然后点击Finish。 4.3弹出module端口定义对话框,由于此处是激励文件,不需要有对外的接口,所以为空。点击OK,空白的激励测试文件就建好了。 4.4在source 下双击打开空白的激励测试文件,完成对将要仿真的module的实例化和激励代码的编写。激励文件完成后,工程目录如下图: 4.5此时,进入仿真。在左侧Flow Navigator中点击Simulation 下的Run Simulation 选项,并且选择Run Behavioral Simulaiton一项,进入仿真界面。 4.6下图为仿真界面。 4.7可以通过左侧的Scope一栏中的目录结构定位到设计者想要查看的module内部寄存器,在Objects对应的信号名称上右击选择Add To Wave Window,将信号加入波形中。 4.8可通过选择工具栏中的如下选项来进行波形的仿真时间控制,如下工具条,分别是复位波形(即清空现有波形)、运行仿真、运行特定时长的仿真、仿真时长设置、仿真时长单位、单步运行、暂停…… 4.9最终得到的仿真效果图如下。核对波形与预设的逻辑功能是否一致,仿真完成。 五、综合下载 5.1在Flow Navigator中点击Program and Debug下的Generate Bitstream选项,工程会自动完成综合、实现、Bit文件生成过程,完成之后,可点击Open Implemented Design 来查看工程实现结果。 5.2点击Flow Navigator中的Open Hardware Manager一项,进入硬件编程管理界面。 5.3在Flow Navigator中展开Hardware Manager ,点击Open New Target 5.4在弹出的Open hardware target向导中,先点击Next,进入Server选择向导。 5.5保持默认,next。 5.6选中FPGA芯片型号,点击Next。完成新建Hardware Target。 5.7此时,Hardware一栏中出现硬件平台上可编程的器件。(此处以zynq为例,如果是纯的FPGA的平台,该出只有一个器件。)在对应的FPGA器件上右击,选择Program Device 5.8选择bit文件位置,默认,直接Program。 观察实验结果,设计完成。