硬件实现的ADPCM编解码器：基于RTL级设计

"基于RTL级实现的ADPCM编解码器" 本文主要介绍了一种基于硬件实现的ADPCM（Adaptive Differential Pulse Code Modulation）编解码器设计，该设计是基于Intel1992年提出的软件实现的ADPCM算法。ADPCM是一种高效的语音压缩技术，能够在保持语音质量的同时，显著降低数据传输速率。在16KHz采样频率下，原始16位PCM数据的传输速率为256kbps，经过ADPCM压缩后，数据速率降至64kbps。如果采用8KHz采样频率，则传输速率进一步减至32kbps，从而有效地减少了所需的信道带宽。 该编解码器专为16位线性PCM格式设计，包含了编码器和解码器两个部分，能够同时处理一个编码通道和一个解码通道。在不需要压缩编码时，系统可以通过旁路电路直接输出未压缩的16位PCM数据。设计允许主时钟与PCM或ADPCM数据端口的时钟异步运行，不同时钟域间的数据同步和交换由一个深度为8的FIFO（First In First Out，先进先出）缓冲区完成。接口设计遵循UART（Universal Asynchronous Receiver/Transmitter，通用异步收发传输器）的基本模式，实现数据交互。 在主时钟频率16.7MHz，PCM和ADPCM数据端时钟均为2.38MHz的条件下，模拟结果显示，从PCM的起始位输入到UART接收器，再到ADPCM终止位输出的最大延迟为14.3fls，而从ADPCM的起始位输入到UART接收器，再到PCM终止位输出的最大延迟为14.7fls。设计过程中，尽力保持编码和解码时间的均衡，模拟结果证明这一目标基本达成。 在逻辑综合阶段，作者深入理解了逻辑综合的原理，并利用TSMC的0.25微米工艺库，设定工作电压为2.25V，考虑到最恶劣的工作环境（最高温度达125摄氏度），在引入wireload库以模拟连线延迟和功耗的情况下进行了综合。最终得到的关键路径延迟为15.3ns，芯片面积为0.395mm²。关键词包括ADPCM、FIFO、编码器、解码器和逻辑综合。 这项工作是由石碧在合肥工业大学攻读微电子学与固体电子学硕士期间完成，导师为何晓雄教授，完成时间为2003年11月1日。