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工程科学与技术,国际期刊29(2022)101035完整文章低功耗、低毛刺面积电流舵DACAbhishek KumarRuman,Santosh Kumar Gupta,Vijaya Bhadauria电子和通信工程系,Motilal Nehru国家技术学院,阿拉哈巴德,Prayagraj 211004,印度阿提奇莱因福奥文章历史记录:2021年2月22日收到2021年5月9日修订2021年6月23日接受在线预订2021年保留字:电流模式逻辑积分非线性DAC毛刺区无杂散动态范围A B S T R A C T提出了一种具有低毛刺面积、低功耗和低积分非线性误差的12位部分分段电流舵数模转换器(DAC)探讨了毛刺区产生的原因及其可能的解决办法。在差分开关的输入端使用输出摆幅减小(VDD至略低于阈值电压)的电流模式逻辑(CML)锁存器,从而将毛刺面积(也称为毛刺能量)显著减小至0.25 pVs。此外,该锁存器用于所提出的DAC的数字模块中,在差分开关的输出处使用虚设开关以减小电流导引DAC的输出节点处的电荷馈通效应。它还有助于减少最低允许的电压裕量作为COM-兼容到传统的双共源共栅结构,并减少总功耗为9.1mW,在200 MHz的工作。电流舵DAC的设计和仿真是在0.18lm标准CMOS工艺库中使用CadenceVirtuoso工具完成的,电源电压为1.8V。©2021 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证(http://creativecommons.org/licenses/by-nc-nd/4.0/)。1. 介绍DAC是数字和模拟世界之间的重要接口模块。它在信号处理和无线通信等领域的应用,要求具有高的速度和高的分辨率。电流舵DAC用于实现更高的带宽和采样速率[1]。在体系结构层次上,它被分为一元,二元和分段体系结构。一元结构由一个匹配的电流源阵列组成该结构具有较好的微分非线性特性,如果仔细设计,它具有较好的动态性能。然而,随着位数的增加,解码器的复杂性也随着数字噪声呈指数增长。该架构具有复杂的布局,并且在所有架构中需要最大的面积[2]。二进制加权架构[3,4]由二进制加权电流单元组成该架构需要最少的硬件复杂性、面积、功耗和设计时间。在主要的代码转换和严格的电流单元匹配要求的高毛刺区域是这种架构的主要限制一种利用两种架构优点的中间架构是分段架构[5]。在这种结构中,最低有效位(LSB)是二进制加权的,而最高有效位(MSB)是一进制加权的。分段式架构的COM-*通讯作者。电 子 邮 件 地 址 : abhishekkumar@mnnit.ac.in ( A. Kumar ) , skg@mnnit.ac.in(S.K. Gupta),vijaya@mnnit.ac.in(V. Bhadauria)。复杂性比一元加权架构相同DNL规格。随着比特数的增加,解码器的复杂度增加,并且解码器输出的时序偏斜在输出处引入毛刺,从而限制了其动态性能。进一步利用分段和二进制加权架构的优点的另一种架构被称为伪分段架构[6]。它不需要编码器和解码器,从而降低时序偏差和更高的分辨率DAC的数字噪声该架构需要较少数量的匹配良好的加权电流单元,如分段架构。伪分段结构是设计高速、高精度DAC的最佳结构。目前,除了对DAC的结构进行改进外,还在校准和动态元件匹配(DEM)方面做了大量工作,以提高电流单元的线性度。此外,它动态地减少了晶体管失配的影响。在这方面,毛刺面积也大大减少,但它增加了电平移位器、旋转器、多路复用器等方面的电路复杂性。[6为了实现更高的工作频率,毛刺面积的减少起着主要作用。较大的毛刺面积会增加建立时间,从而降低最大允许工作频率。Meng-hung Shen et al.[11]报告了使用动态元件匹配(DEM)减小毛刺面积的方法,并通过实现6位DAC进行了证明Shu-Chung Yi[12]通过使用二进制到算盘编码器和解码器实现了所有10位。然而,它们使用复杂的逻辑电路和桶形旋转器,这会给输出增加数字噪声,并且不适合低功耗https://doi.org/10.1016/j.jestch.2021.06.0152215-0986/©2021 Karabuk University.出版社:Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章(http://creativecommons.org/licenses/by-nc-nd/4.0/)。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页:www.elsevier.com/locate/jestchA. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010352DD实现方式的此外,对于更高分辨率的DAC,毛刺区域更严重。JurgenDe Veugele等人[13]提出了一种毛刺面积为2.64 pVs的10位二进制加权DAC,但并未关注降低毛刺面积的方法。Fang-Ting Chou等人[14]考虑了延迟相关输出导致的毛刺面积。他们使用输出电容的部分和完全补偿来减少输入码相关延迟并增加输出节点处的电容,这反过来又增加了建立时间并限制了其最大允许工作频率。提出了一种200 MHz、低功耗、12位分辨率、低毛刺区域的部分分段电流舵DAC。第2节讨论了电流舵DAC的低功耗、较好的静态性能(DNL、INL误差)和低毛刺面积的设计考虑,其中2.1、2.2、2.3、2.4小节分别讨论了功耗考虑、静态性能、动态性能和电流源阵列结构。所提出的设计的仿真结果进行了讨论,并与其他报道的作品在第3节。最后,在第4节中得出了工作的结论。2. 设计考虑分段架构被认为是设计具有更好DNL的高分辨率电流舵DAC的最佳候选方案[1]。通过考虑以下设计参数,可以实现低功耗、高分辨率和低DNL误差。2.1. 功率考虑电路的动态功耗由P¼CL V2f给出,其中CL为负载电容,Vdd为电源电压,f为工作频率。功耗与电源电压呈指数关系。不同模块的功耗与时钟频率的关系如图所示。[15]第二,这是reproduced在这里图。电流舵DAC可分为数字逻辑电路、时钟电路和模拟电路。数字逻辑和时钟电路的功耗取决于工作频率,并且具有电压随技术缩放的优点。它的功耗可以通过降低oping- ating电压(VDD)或通过减少在一个恒定的工作频率的数字块的数量来降低模拟模块用于控制图二.标准偏差与单位电流电池的产量。表1用于单位电流单元的技术不匹配参数。参数值Ab0.33%lmrI=I0.23AVT1.77 mVl m(Vgs-Vth)min10 mV恒定电流,因此功耗与工作频率无关,降低功耗的最佳方法是降低恒定电流(满量程电流)。由于晶体管的堆叠(级联),模拟模块的功耗也由电压余量引起降低净空电压也降低了模拟模块的功耗(通过降低最小所需VDD),如第2.3节所述。在这项工作中,与其他现有设计[15,16]相比,通过用单电流模式逻辑(CML)锁存器替换锁存器和电平移位器,减少了数字块的数量数字块的减少将数字功耗降低到2.1 mW,工作在200 MHz。模拟模块的功耗与工作频率无关,这可以从图1中推断出来。1.一、通过减小电压裕量来降低电源电压,以实现低功耗设计。这里,通过用虚拟开关替换输出共源共栅器件来降低电源电压它补偿来自输出节点的电荷馈通,类似于双级联器件[15,16]。通过降低满量程电流,可进一步降低模拟模块功耗。12位DAC的满量程电流取为4.094 mA,向50倍输出电阻提供2.047 mV的电压摆幅。2.2. 静态性能为使DNL和INL小于0.5 LSB,电流单元的精度应保持在等式所示的(1)[17]DI0: 5LSB1kHzFig. 1.电流舵DAC不同模块的功耗与时钟频率的关系[15]。I¼.2N-1- 1LSB其中是单位电流单元的偏差,对于12位DAC,应为0.24%在制作过程中,由于沟道长度、沟道宽度和沟道宽度的随机变化,A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010353图三. (一).具有电流源的差分对,以及CS节点的响应:(b)全摆幅/(c)减小摆幅的差分输入信号。见图4。CS节点对非对称输入信号的响应。掺杂、氧化物厚度等。[18]中报道的一种完善的Pelgrom模型,用于减少电流单元中的随机失配误差。电流源所需的最小面积VWLVmin与随机失配误差之间的关系由下式给出:仿真基于模拟,INL产额与单位电流标准偏差之间的关系如图所示。图二. INL良率是INL电流小于0.5 LSB的样本百分比。在该设计中,考虑99%的产率,相应的标准偏差被发现是0.23从图。 二、1“24A2v#hrIi2=从等式(2)、增加过电压使最小值减小最小量程为1Ab- 是的VGS不-Vth2Ið2Þ单位电流单元所需的面积WL_WL_WL_min,然而,它是一个弱的面积函数,因此该方法不是很有效。此外,其中,Ab和Avt 是失配技术参数,(Vgs-Vth)是电流源的过驱动电压,并且rI=I是单位电流单元标准偏差。Ab和AVt的值取自Pelgrom模型,并从设计中获得过电压。通过rI=I执行2000点Monte Carlo较高的过压增加了电池堆晶体管,并且不建议用于低功率设计。电流源的过压选择为10 mV。从Eq. (2)由表1得到的工艺失配参数为1.675lm2。LSB电流源选择为1lA,导致满量程电流为4.094 mA。A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010354Cp¼Cp-1ð Þ图五. CML锁存器的示意图。使用上述最小面积和LSB电流的值来确定单位电流单元的W和L。2.3. 动态性能瞬态响应影响DAC的动态性能。内部节点电容的充电、放电、公共源极节点处的电荷馈通以及DAC中不同位的开关时间差异是输出节点处毛刺区域的主要原因。设计中采用的部分分段结构在截止区,通过电容器(I-I1)的电流增加并对电容器CP充电,这可以在图3(b)中看到。因为I1大于I,所以电容器充电在CS节点处的电压降低。当两个晶体管都处于截止区时,电流最大,因此,电压在CS节点处的电压增加并且在Vc处最大。当M4晶体管的输入电压大于Vth(M3/M4的阈值电压)时,通过它的电流增加,CP电容器开始放电,如图3(b)所示。由于CP而在CS节点处增加的电压由下式给出不需要解码器,因此,V1Z tIIt302.3.1. 具有全摆幅差分输入信号差分开关可以直接用输入信号驱动,但它会增加公共源极节点(CS)处的电压变化,如图3(a)所示。当差分对的输入为Vdd和0时,M3晶体管导通(饱和区域),M4晶体管导通(饱和区域)。为OFF(截止区域)。所有电流通过M3和寄生电容(CP),这是由于源极(M3)和漏极(M2)的重叠电容而发生的,并且它充当开路(稳态),因此,CS节点处的电压恒定。当M3和M4的输入从Vdd变为0时,反之亦然; Q和QB在电压Vc处彼此交叉。随着输入电压减小,通过M3的电流(I)减小,并且M4导通。当ΔVCPVth ΔV时,一个非常大的电流(I1,因为I = 0)流过CP,因此从等式(3)CS节点处的电压变化非常大。为了克服这个问题,可能的解决方案是通过使用(i)非对称输入,使得两个晶体管永远不会同时关断,以及(ii)应用对称输入,使得V_C=V_th。2.3.2. 非对称全摆幅差分输入信号当差分对输入不对称时,CS节点的响应如图4所示。在输入为高的瞬间,M3/M4处于饱和区域,并且M3/M4(每个)的栅极到源极电容(Cgs)由下式给出:差动开关A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010355¼.Σ见图6。 CML锁存器的输出瞬态响应。见图8。 虚拟开关补偿技术。见图7。 数据相关输出电容。克W Cov 1/2=3/2 WLCoxð4Þ沟道中的电荷Q ch是栅极电压的函数,并且由下式给出:Vgc-VthΩ,其中源极端的Vgc为1/4,由于,两个晶体管都是ON的,总栅极到漏极的电容,从方程中看到在CS节点。(4)为:Cgstotal¼2½WCovCos2=3W LCo x]。与预处理相比,由于电容增加,增加所得电容使毛刺更大明显的输入。此外,上述效果,当两个晶体管的差分对是ON和输入信号是不对称的。在瞬间,输入达到共模信号电平,导致电荷馈通。当晶体管从导通变为截止时,电荷被注入到M3的源极和漏极区域的漏极端的V gc¼V dd。此外,大约一半的沟道电荷进入漏极,另一半进入源极区,QQch=2。进入源极区的电荷在差分对的公共源极节点处引入误差电压@V1/4Qch=2Cp同样的电压值也被引入到输出端,由于进入漏极区的电荷。这些来自沟道的电荷注入降低了源极电压,并在漏极和源极区域之间产生了电势差。A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010356nL#V22见图9。 部分分段电流源阵列结构。见图10。提出了部分分段电流舵DAC的结构。此电位差诱发在漏极区与源极区之间流动的电流,且电流由下式给出为:漏源导通Ids¼lCoxW“Vgs-VthVds-DSð5Þ@Vds¼Ids@t=Cs 6A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010357.2019年12月22日见图11。电流舵DAC的单端输出。图12个。电流舵DAC的差分输出图14. INL预布局错误。其中,@Vds和Cs分别是漏极电压和源极寄生电容的变化在VId处的公共源极节点处的电压波动是由于电荷馈通而产生的电压与由于电荷馈通而产生的电压之间的差。恢复由于到漏源传导,也就是说,@VId¼@VQch-@Vds。合并等式(5)Eq.(六):@VId.Qch Cs-2Cp Ids@tSpð7Þ图十三. 差分输出电压。在公共源极节点处的电压的行为由等式2确定。(7)。由于Cs比CP大得多,因此CS节点处此外,当栅极电压开始降低时,漏极-源极导通允许CS节点处的电压恢复。源极处的电压继续降低,直到发生亚阈值传导,其中没有足够的沟道电荷来引起显著的误差。的A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010358¼ð-Þ.ΣðÞð- Þ不0.EURR图15. INL布局后错误。图16. 最差情况毛刺区域。输入端的非对称信号通过增加寄生电容和电荷馈通来消除输出端的毛刺区域。不建议将此类输入用作差分对的输入。2.3.3. 具有减小摆幅的对称差分输入信号的减少CS节点处的电压变化的另一可能解决方案是具有减小的摆幅的对称波形,使得交叉点VC高于晶体管的阈值电压。由于CS节点处的寄生电容器引起的电压变化为:由VCp 1/2=CpI-I1@t给出。 由于两个晶体管不会同时关断,因此电流“I”永远不会变为零。因为减小电压摆幅也减小了充电和放电时间(t),这减小了CS节点处的电压波动。除此之外,差分对的对称输入取消了电荷馈通。这种类型的信号在输入端的反相对造成的CS节点的电压变化最小,如图3(c)所示,因此产生最小的毛刺在输出节点。基于上述讨论,本节介绍了一个千兆锁存器,它也可以作为电平移位器。图5所示的CML锁存器[19]已被纳入电流舵DAC中,其输出从VDD摆幅到接近(略低于)MOSFET的阈值电压,如图所示。 六、锁存器(图5)由MN4和MN5组成,作为差分对,用于检测输入的变化。MN6和MN7用于存储数据。当V_i为高时,整个尾电流(I_t)流过MN 4或MN 5以跟踪输入信号。然而,在低V/V时,电流流过在输出端存储数据的MN 6或MN 7。输出电压摆幅为Vdd至Vdd It RD。 与其他单端锁存器相比,该锁存器的线性度更高,因为输入-输出特性中没有偶次谐波。 时钟输出随互补时钟信号变化,从而最大限度地减少差分对开关输入端的时序偏差。由于输出电压交叉点(Vc)高于阈值,因此两个差分对从不同时关断,因此消除了对单独的锁存器和电平移位器块的需求[15,16],从而降低了数字逻辑块的功耗。2.3.4. 从栅极到输出节点的电荷馈通在输入从1到0的转换期间,大约一半的沟道电荷进入漏极;Q 漏 极Qch= 2;如图7所示。 这些指控介绍误差输出节点处的电压@V¼Qch=2Cp;,以毛刺区域的形式存在。这种从栅极到漏极端子的电荷馈通导致输出端出现毛刺,这可以通过在DAC输出节点使用共源共栅器件来解决[15,16]。增加共源共栅器件增加了所需的电压净空,因此增加了功耗。因此,在电路中使 用 虚 拟 开 关 [20] 来 克 服 输 出 端 的 电 荷 馈 通 在 这 种 情 况 下 ,MOSFET(M5和M6)的源极和漏极被短路,因此它充当压控电容器,如图所示。8.第八条。2.4. 电流源阵列分段和二进制加权结构的组合称为部分分段架构已被用于这项工作。设计了LSB、4 LSB、16 LSB、64 LSB 、256 LSB和1024LSB的高精度电流源剩余的加权位(2 LSB、8 LSB、32 LSB、128LSB、512 LSB和2048 LSB)通过使用这些并联连接的电流源进行设计,如图9所示。并联连接两个电流单元使得有效晶体管宽度加倍,这在使单个晶体管宽度加倍的情况下是不可能的,并且产生显著的误差。所提出的设计的完整框图如图10所示。输入数字数据(0至N-1位)直接馈入CML锁存器(1至N)的输入端。CML锁存器的摆幅减小输出(Q和QB)驱动差分开关(DS1至DS N),差分开关将来自LSB电流源(20 LSB电流至2N 1 LSB电流)的加权电流引导至DS1至DS N的输出。虚设开关DUMS 1至DUMS N用在差分开关的输出端子处,以满足从差分开关的输出到输入的电荷馈通的效果。DUMS(Outp/Outn)的输出电流相加后馈入终端电阻,将电流转换为输出电压,即Output P和Output N。3. 结果和讨论该电路采用0.18lmCMOS工艺设计,电源电压为1.8V.连接50X的标准负载A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)1010359.Σ×表2性能比较。参数[4]美国[八]《中国日报》[14个]这项工作柱布置技术(lm)0.180.180.180.180.18钻头数量1014101212SFDR60 dB@122.5 MHz45 dB@25 MHz49 dB@171 MHz67 dB@200 MHz58 dB@200 MHzINL(LSB)60.1六点五61.560.08六点三八毛刺面积(pVs)2.64NR10.250.82采样率(MS/s)250100400800800功耗(mW)4(数字块)20(模拟块)20.7(模拟块)9.1(数字)+ 模拟块)9.1(数字)+ 模拟块)架构分段二进制加权二进制加权部分分段的部分分段的满量程电流(mA)10NR11.54.154.15获得的结果测量测量测量模拟柱布置电源电压(V)1.81.81.81.81.8图17.输入频率为200 MHz,采样速率为800 MS/s时获得的SFDR(预布局)。200 MHz)作为电路仿真的输入。 图图11示出了相对于所提出的电流舵DAC的输入位的输出电流,该电流的差分输出如图12所示。12,达到4.15 mA。差分电流随着输入位的增加而单调增加终端电阻将输出电流转换为相应的电压,摆幅为207.5 mV,如图13所示。INL错误与不同的输入位显示在图。图14和图15中所示的电路在布局前和布局后仿真中分别为0.08和0.38 LSB。布局中的寄生电容导致INL电流增加至0.38 LSB。当输入位的切换最大时,即从“0111111111”到“10000000000”时,获得最大毛刺区域,如图所示。 十六岁最坏情况下的毛刺面积为0.25 pVs(1= 2;*0.10 mV *5 ps),这是作者已知的报告作品中最低的,如比较表2所示。输出信号的频谱如图17所示。驱动器和电流开关的差分架构抵消了接近本底噪声的二次谐波。根据IEEE标准1658-2001对于DAC测试[21],采样频率是输入数据速率的K倍,其中K是整数值。因此,对于200 MHz的输入数据速率,采用800 MHz的采样频率(K取为4)。在采样频率为800 MHz时,SFDR为67.2 dB.获得的有效位数(ENOB)为10.87位。最坏情况下的谐波是三阶(由于微分结构),并表示为[21,22]:SFDR第3次谐波¼4 R i2NRLð8Þ图18.在输入频率为200 MHz、采样速率为800 MS/s时获得的SFDR(布局后)。将输出电流转换为电压。输入斜坡信号(随着输入频率增加的数字信号其中,Ri和RL分别为输入阻抗和负载电阻。在布局后仿真期间,SFDR在200 MHz工作频率下降至58 dB,如图18所示。SFDR的降低是由于布局相关的系统和梯度误差[2,14,21,23]。所提出的电路的布局如图20所示。电路面积为163186l m。该电路在200 MHz工作频率下的功耗为9.1 mW频率。电路的模拟和数字部分消耗7 mW,2.1 mW功率。数字块功耗降低是由于使用的数字块的数量较少,而模拟日志功耗降低是由于满量程电流和电压余量减少(通过删除输出共源共栅器件)。在不同转角处的全尺寸电流的Monte-Carlo模拟如图所示。 十九岁满量程电流的平均值为4.15在所有工作角(即快-快、快-慢、慢-快和标称-标称条件)下的mA。该电路的标准偏差最小,最大偏差为19.2lA.A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)10103510图19.(a)快-快、(b)快-慢、(c)快-慢和(d)标称-标称条件的蒙特卡罗分析。图20. 12位部分分段电流舵DAC的布局。A. Kumar,Santosh Kumar Gupta和V.巴道里亚工程科学与技术,国际期刊29(2022)101035114. 结论提出了一种低功耗、低毛刺面积、12位部分分段电流通过数学分析已经表明,具有低于晶体管的阈值电压的交叉点的减小摆幅的输入信号减小了毛刺面积。一个虚拟开关是用在差分对的输出节点,以进一步减少毛刺面积造成的电荷馈通。此外,与传统设计相比,结合CML锁存器和虚拟开关减少了所需的数字块的数量,并分别消除了双共源共栅结构的要求。所提出的DAC结构在200 MHz工作时的总功耗为9.1 mW,SFDR为58 dB(采样速率为800 MS/s),毛刺面积为0.25 pVs。由于有前途的低功耗操作,该电路最适合于低功耗电池供电的设备。竞争利益作者声明,他们没有已知的竞争性财务利益或个人关系,可能会影响本文报告的工作。确认这项工作已经进行了利用资源的超大规模集成电路实验室根据特殊的人力开发计划芯片到系统设计(SMDP-C2 SD)项目资助的电子和信息技术部(MeitY),印度政府。引用[1] B. Razavi,电流导引电路[适用于所有季节的电路],IEEE固态电路杂志10(1)(2018)11-15。[2] K. 吴,J. Li,X. Wang,N.Ning,K.徐,智-地Yu,电流舵设计中梯度误差补偿的开关序列优化,微电子学杂志95(2020)104662。[3] C.A.放大图片作者:D.W.J. Groeneveld,H.J.陈文辉,一种10位40兆赫0.8微米CMOS电流输出数/模转换器,IEEE固态电路期刊26(7)(1991)917-921。[4] J. Deveugele , M.S. Steyaert , A 10-bit 250-ms/s binary-weighted current-steering ADC,IEEE Journal of Solid-State Circuits 41(2)(2006)320-329.[5] T. Miki,Y. Nakamura,M. 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