工程科学与技术，国际期刊23（2020）204完整文章基于调度的延迟不敏感设计马赫迪·扎雷伊朗德黑兰伊斯兰阿扎德大学Shahr-e-Qods分校电子工程系阿提奇莱因福奥文章历史记录：2018年8月12日收到2019年2月11日修订2019年4月29日接受在线发售2019年保留字：片上系统数字通信同步系统延迟不敏感输入缓冲器A B S T R A C T在纳米技术设计中，通信线路不会像逻辑门那样按比例缩小。这将导致通信线路出现延迟延迟不敏感设计是一种将模块设计与通信线路设计相分离的设计方法分数寄存器是在延迟不敏感设计中使用的存储元件本文讨论了分数寄存器的结构，提出了一种简单的分数寄存器结构.所提出的结构进行了描述和模拟在几个合成和现实世界的系统。仿真结果表明，分数寄存器面积平均减少80.3%，总系统面积减少4.6%©2019 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍知识产权核（IP Cores）的集成性和复杂性促使设计人员利用预先设计的IP核来缩短片上系统（SoC）的设计时间然而，在纳米技术设计中，块之间的通信线路并不像块中的芯间线路那样按比例缩小因此，通信线路的延迟是不可忽略的，并且它可能大于系统时钟的一个周期[10，5]。这将导致发送的数据不能按时到达接收器，并且在接收器处理数据时出现延迟不敏感设计（LID）是一种通过构造来纠正的方法，并为这个问题提供了解决方案[4，2]。在LID中，同步系统首先被描述为全局异步局部同步（GALS）系统[9，12]。然后，每个IP核被封装在外壳包装器中，并通过“中继站”（RS）插入使用适当的互连流水线进行封装RS是LID中的两个存储器空间元素。之后，应用地点和路线，并检查所需的定时关闭。如果定时闭合不小于一个时钟周期，则利用更多RS插入来重复该过程。使IP核能够在LID中使用的唯一要求是标准的时钟门控机制。在LID中有两种方法，称为基于握手的协议中的握手信号电子邮件地址：zare@qodsiau.ac.ir是有效信号通知内核输入端数据的有效性，停止信号阻止新数据发送到内核输出端。如果出现以下情况，则内核将停止：1-其中一个输入中存在无效数据（valid = 0）。2-内核不允许将其处理后的数据发送到称为“背压”的输出（stop = 1）在基于调度的协议的另一种方法中，中央调度方案控制核心输入中的数据有效性，并允许将数据发送到核心输出[6]。调度方案由包含周期性比特序列的多个循环移位寄存器执行。移位寄存器的输出被用于周期性的核心时钟门控。如果移位寄存器输出为在该方法中实现的简化是：1-两个存储器空间元件（RS）可以用简单的触发器代替; 2-不再需要握手信号，这减少了布线并简化了核的外壳包装。调度基LID需要FR是在多输入核的输入中采用的存储元件。每当有效数据没有同时到达所有输入端时，内核将接收到的有效数据存储在FR中，并等待来自剩余输入端的有效数据的到达。如果FR结构包含大量的存储空间，则系统中的面积消耗增加并且导致系统总面积上升。https://doi.org/10.1016/j.jestch.2019.04.0132215-0986/©2019 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestchM. Zare/工程科学与技术，国际期刊23（2020）204205222PredClkSuccB1主要贡献：我们参加了基于调度的LID中的FR区域问题，并遵循这些贡献：1：我们分析了FR中的缓冲区，并制定了所需缓冲区的最小和最大数量在FR结构中。2：提出了一种优化的FR结构，它可以将FR缓冲器的数量减少到最少。3：我们模拟了几个系统来说明我们提出的FR结构的释放区域，并将其与先前的FR结构的区域进行比较。本文的主要内容如下：第二节给出基本定义，第三节介绍FR结构。FR实现及其缓冲区分析将在第分别为4和5。在第6中介绍了优化的FR结构。第7给出了仿真结果，最后，第8节给出了结论。2. 基本定义定义1：LID中嵌入的RS不应影响系统处理。因此，它们是用空数据气泡初始化的。我们将（s）定义为无效或无效数据的符号，(e)作为有效数据的符号。定义2：移位寄存器中的周期性位序列周期性时钟通过[16]中描述的调度方案来计算。周期时钟的形式为w = u。(v)，其中u，ve {0，1}是二进制序列; u是基于调度的LID中的每个块具有周期性时钟。周期时钟中的因此，块的吞吐量或速率可以通过以下等式计算一BRS2CRS3RS4RS1FERS6RS5DFig. 1. 基于计划的LID中的计划图。是|v| = 6 + 5 = 11，v的比率为d = 6/11。 此外，如图所示。 1，节点B 的 周 期 相 位 （ 01101001011 ） 通 过 节 点 A 的 周 期 相 位（11010010110）向右循环移位一位来计算。3. 分数寄存器结构在基于调度的LID中，只能在连接上插入一个数据。如果先前的数据尚未被后继者使用，则无法在连接上插入新数据这将导致系统吞吐量下降。为了防止这种情况，在重新收敛节点的输入中未消耗的数据被存储在FR中。这将释放连接，并允许新数据插入到连接上实现的FR，以应付不同的有效数据到达的重收敛节点。 图 2(a)显示了带有一个缓冲区的FR结构。这就是FR的基本结构，我们称之为“一级FR”. FR缓冲器用作边沿触发寄存器。FR中缓冲器的数量决定FR的级别。图2（b）显示了2级FR结构。如图所示，通过时钟上升沿，连接被传送到第一缓冲器，并且第一缓冲器中存储的数据被传送到第二缓冲器。因此，在每个时间单元，连接将被释放，并且新数据将被释放。可以由前一个插入到连接上一个多-jvj1jvjð1Þ在FR结构中采用复用器来选择缓冲器数据之一。由于系统是在调度基LID中设计的，jv j<$j v j1 jv j02哪里|v|、|v|1和|v |0分别指V内的总比特数、“10 "比特数和 ” 0 0 " 比 特数 。定义3：一个三元组（T，R，W）被称为计算块和嵌入式RS被认为是调度图中的节点将节点t1连接到节点t2的导线被认为是连接，并由（t1，t2）表示。定义4：在连接（t1，t2）中，t1被称为“后继者”，t2被称为“后继者”。在同步系统中，前一个节点产生的数据可以在一个时间单位后被后继节点消耗。时间单位定义为系统时钟的一个周期。定义5：调度图中的多输入节点称为示例1：随机系统的调度图如图1所示。再收敛节点是节点A，其周期时钟为wA= u（v）=0110100101100（11010010110）. 因此，初始相位是u =0110100101100，周期相位是v =11010010110，V内的“10 "比特的总数是|v|1=| 11010010110 |1= 6，则V内的“0 0”比特的总数为|v|0为0| 11010010110 |0= 5，v的长度控制移位寄存器（一）控制移位寄存器（b）第（1）款图二、FR结构（a）一个缓冲区FR的结构（b）两个缓冲器FR的结构d¼PredB1ClkB2Succ206M. Zare/工程科学与技术，国际期刊23（2020）204一RS1BDRS3ECRS2F多个移位寄存器控制多路复用器。这些移位寄存器，特选择在缓冲区的有效数据，并将它们发送到的accessor。如图所示，图2（a）中的多路复用器具有两个输入并且需要一个控制信号。因此，一个移位寄存器控制复用器。然而，图2（b）中的多路复用器具有三个输入并且需要两个控制信号。因此，采用两个控制移位寄存器来控制多路复用器。4. 分数寄存器实现我们考察了FR在单输入节点和重收敛节点上的实现，证明FR只在收敛节点上才需要定义6： 我们定义符号|w[1.. . k]|1作为从时刻1到时刻k的周期时钟w中的“10"比特的数目。例如，在w = 01001（10110）中，从时刻1到时刻5的w中的“10 "比特的数目等于2，并且从时刻1到时刻6的w中的”10“比特的数目|w [1. . . 五、|1个= 2个|w [1. . . 六、|1= 3定义7：我们将第k时刻的w的比特值表示为|w [k]|. 例如，在w =0110（101011）中，第一位值为|=零|=0|=1。|=1.4.1. 单输入节点如前所述，FR是在多输入节点中实现的，在本节中，我们证明了在单输入节点中不需要FR基于调度的LID中的单个输入节点的周期时钟通过将其前任的周期时钟向右移动一个位置来设计[1]。例如，如果节点A是前趋节点，节点B是后继节点，则wB定义如下：wB/wA>>1其中符号““定义向右移位操作，并且其后的值定义移位位置的数目。因此，从时刻2到时刻k + 1的wB中的“10 "比特的数目jwA½1：：k] j1 jwB½2：：k1] j1^^哪里|w B[k+1]|定义了时刻k+1时wB的比特值。如果jwB½k1]0>jwA½1：：k]j1-jwB½2：：k]j1 0重收敛节点依赖于它的所有前趋节点。如果其中一个输入中存在无效数据，则应将其他输入的有效数据只要所有输入中出现有效数据，因此，在重收敛节点的输入中需要FR，并且应该为这些输入计算FR缓冲器的数量示例2：在图3中，有两个重新收敛的节点，即节点A和节点D。因此，应针对这些输入计算FR缓冲器。其他节点是单输入节点，不需要任何FR。5. FR中的缓冲液分析我们进行缓冲区分析，以找到最小和最大数量的缓冲区，这是采用FR结构。5.1. 最小缓冲区计算假设连接S将节点A连接到节点B。在时刻k，该连接所需的缓冲器的数量（Ds[k]）由以下等式确定：【十三】：Ds½k]<$jwA½1：：k]j1-jwB½1：：k]j1-jwB½1] j以来|wB[1]|在第一时刻，等于wB的比特值，短语（|w B[1.. k] |1-|wB[1]|）等于|w B[2.. k] |1 .一、jwB½1：：k]j1-jwB½1]j<$jwB½ 2：：k]j1因此Ds½k]<$jwA½1：：k]j1-jwB½2：：k]j1×4Ω其中k是计算缓冲器的时刻，wA和wB分别是节点A和节点B的周期性时钟。由于连接S可以在每个时间单位存储一个数据，所以FR缓冲器的数量减少一个单位。Nk¼Ds½k]-15Nk最大的时刻决定了FR中所需的缓冲区：Ns¼maxkfNk;0g ¼>Ns¼ma xk。jwA½1：：k]j1-jwB½ 2：：k]j1;06定义8：驻留在连接中的数据序列称为由于LID中存在无效数据，因此LID跟踪包含有效和无效数据。r ={e1，s，e2，e3，s，e4，.. . }定义9：如果两个跟踪的有效数据相等，并且这些有效数据在跟踪中的顺序相同，则称为如果jwB½k1]>jwA½1：：k]j1-jwB1/2：：k]j1¼1ð3Þ是一样的通过消除两个等待时间相等的跟踪中的无效数据，跟踪将是相同的。例如，r1当量公式（3）指出，单个输入节点的连接上的数据（由前趋节点产生但尚未被后继节点消耗的数据）的最大数量等于1，并且由于该数据可以驻留在连接上，因此在单个输入节点中不需要FR4.2.再汇合淋巴结只有当所有输入都有有效数据时，再收敛节点才能被激活。因此，R1和R2是延迟等效迹线。r1={e 1，e 2，s，s，e 3，s，e 4}，r2={e 1，s，e 2，s，e 3，s，e 4}。图三. 应在节点A的输入和节点D的输入中计算FR。M. Zare/工程科学与技术，国际期刊23（2020）204207如果在r1和r2中消除无效数据，则它们将是相同的。r1={e 1，e 2，e 3，e 4}，r2={e 1，e 2，e 3，e 4}。定理1：（6）中的缓冲器数量是FR结构中可能的最小缓冲器。证明：。所有存储的数据都应该由后继节点（节点B）处理。如果我们实现少于Ns的缓冲区，则一个或多个数据不能存储在缓冲区中，并且它们被消灭。这将破坏LID系统的延迟等效性，并且丢失系统的正确性因此，为了保持LID的正确性，FR结构中的缓冲器的最小数量应当等于Ns。NBmin¼NsNBpTsp-Tcp 7第p个数据由前置机产生的时间单位是[wA]p，第p个数据到达FR的时间单位由于连接延迟（TS（p）=[wA]p+1）而晚一个时间单位后继者（wB）的周期时钟中的第一位是初始位，并且FR中的接收数据的消耗从第二时刻开始因此，第p个数据的消耗量应从wB中的第二个实例计算。 这意味着接收到的数据到FR的消耗等于Tc（p）= [wB（2）] p）。如果wB中的第一位值（|wB[1]|）为'00，则计算第二实例的第p个数据与计算第一实例的第p个数据相同。 否则（|wB [1]|=1）时，来自第二实例的第p个数据的计算与来自第一时刻的第（p +1）个数据的计算相同。Tc推论一： 如果NBmin= 0，则在节点输入中不需要FR。如果jwB1/2]j<$0<$$>>1/2wB1/2]p<$1/2wB]p如果jwB1/2]j 1/4> 1/2wB2/2]p1/2wB]p1ð9Þ5.2.小数寄存器定理二：FR结构中的实际缓冲器的数量可以大于NBmin。证明：。如FR结构中所示，FR缓冲区已更新通过系统时钟上升沿。因此，数据在每个缓冲器中仅保留一个时间单位。之后，要么它被转移到下一个缓冲区，或者如果数据在最后一个缓冲区，它将被anni-hilated。结果，如果我们假设缓冲器的数量是Ns=1，并且在FR结构中有一个缓冲器（B1），则存储在B1中，应该在下一个时间单位消耗。如果后继者还没有准备好消耗B1中存储的数据，下一个数据将替换它。这将违反基于LID的调度的第一个要求（无数据丢失）[6]。因此，如果后继者没有准备好消耗B1中存储的数据，则应扩展FR中的缓冲器数量以保存数据。因此，FR结构中的缓冲器的数量可以大于NBmin。定义10：我们用[w] p表示w中第p个10比特的位置例如，在w =11011001（111010）中，加粗的此外，如果计数从时刻4开始（[w（4）] 3 = 8），则它是w中的第三个1/2w] 51/2w14w]31/8定理3：FR结构中缓冲区的最大数量因此，第p个数据所需的缓冲器数量如下：NBpTcp-TspwB]pjwB1]j-wA]p1NBpl缓冲区的最大数量由具有最大存储时间的数据确定。NB最大值（最大值）示例3：在图4的随机系统中，节点B是具有三个输入的收敛节点因此，应针对其输入计算FR缓冲器的数量（NB表1示出了节点的周期性时钟和这些输入的NB的计算。表1包含三个部分，每个部分计算其中一个输入所需的FR缓冲器例如，在第一部分中，Tc（p）示出了wG中的“10 "比特的位置，Ts（p）示出了如图所示，N2B在所有时间单位中为零然而，N1B和N3B的最大数量是3。因此，从节点G到节点B和从节点A到节点B的FR都需要三个缓冲器图中的其他节点。 4是单输入节点，它们的周期时钟通过循环移位前趋节点的周期时钟来计算。例如，Node-C（01011）的周期相位向右循环移位一位，并构成Node-E（10101）的周期相位。6. FR结构改性如前一节所述，NBmax是由于时间单位而在FR中实现的缓冲器的数量从节点A到节点B的距离通过以下公式计算：1101101100（10110）1011011010（01101）0110110100（11010）NBmax ¼maxpf½wB] pjwB½1]j-½wA]p-1;0 克1101011010（01101）1110101100（10110）G F1011010110（01011）RS3证明：。如定理2中所讨论的，FR应该保留数据，直到它们被消耗。因此，用于保存第p个数据的缓冲器的数量应该等于该数据保留在FR结构中的时间单元的数量。该时间间隔通过第p个数据被存储在FR中的时间单位（Ts（p））与第p个数据被存储在FR中的时间单位0110101100（10110）A BRS1DCRS2E1101101010（10101）消耗（Tc（p））。这意味着，如果第p个数据在时刻2被存储并且在时刻5被消耗，则三个（51010110100（11010）0101101010（10101）需要这些数据。见图4。 节点B是一个有三个输入的再收敛节点。208M. Zare/工程科学与技术，国际期刊23（2020）204表1再收敛节点输入的缓冲区计算即时123456789101112131415节点G（wG）1101101100（一）0110个）Ts（p）=[wG]p+123-56-89--12-1415-节点B（wB）1101011010（0个110第一章Tc（p）=[wB]p+124-67-912--13-1517-N1B =Tc（p）-Ts（p）01-11-13--（一）-11-即时123456789101112131415节点D（wD）1010110100（一）1010个）Ts（p）=[wD]p+12-4-67-9--（12）13-15- ）节点B（wB）1101011010（0个110第一章Tc（p）=[wB]p+12-4-67-9--（12）1315- ）N2B =Tc（p）-Ts（p）0-0-00-0--（0个0-0- ）即时123456789101112131415节点A（wA）1110101100（一）0110个）Ts（p）=[wA]p+1234-6-89--（12）-1415- ）节点B（wB）1101011010（0个110第一章Tc（p）=[wB]p+1246-7-912--（十三）-1517- ）N3B=Tc（p）-Ts（p）012-1-13--（一）-12- ）数据的存储和消费之间的差异如果NBmax较大，则FR缓冲器的数量增加，并且总系统区域增加。为了防止以下问题，我们需要修改FR结构。已描述了通过系统时钟上升沿执行FR缓冲器的更新。然而，在LID中，节点在所有时间单位中都不具有有效数据，因此，在所有时间单位中都不需要缓冲器更新。如果找到新数据驻留在连接上的时间单元，则FR缓冲器只能在该时间单元处更新。这意味着FR缓冲器可以由周期性时钟而不是系统时钟触发。连接的前趋周期性时钟决定新数据驻留在连接上的时刻。因此，前导周期性时钟可以被实现为用于更新FR缓冲器中的数据的参考。当新数据由前趋器产生并驻留在连接上时，前一个数据应存储在FR缓冲区中。因此，FR的周期性时钟的实现类似于前代。图5a示出了正常FR结构，图5b示出了其修改。如图所示，一个移位寄存器被添加到FR结构，并且消除了几个FR缓冲器。消除缓冲区，应存储8位或16位的面积比增加移位寄存器，这将导致系统面积减少。另一个好处是多路复用器结构的简化。FR缓冲器数量的减少意味着到多路复用器的输入更少，并且具有更少输入的多路复用器具有更容易的结构和更小的面积。定理4：所提出的FR结构中的缓冲器的数量（NBnew）被减小到其最小值，即NBmin。PredB1B2控制移位寄存器（一）B3B4（b）第（1）款控制移位寄存器B5控制移位寄存器PredB1B2B3SuccB4B5B6ClkB7M. Zare/工程科学与技术，国际期刊23（2020）204209SuccNBnew= N Bmin证明：。 假设wRF和wsuc 是FR的周期时钟，图五. FR结构中的缓冲区减少（a）FR修改前（b）FR修改后。NRkjwFR1：：k]j1-jwsuc2：：k]j112继承人，分别。在所提出的FR结构中，每当w FR中出现"1 0"比特时，缓冲器被触发w FR中的值为“1 0”的位表示数据进入FR，w FR中的值为“1 0”的位因此，在第k个时间单位的FR（NR）中的剩余数据等于wFR和wFR中的“10 "比特之间的差在时刻k处的wFR中的“10 "比特等于|w FR [1.. k]|1如图5b所示，一个数据可以存储在连接中，并且多路复用器的第一输入不需要缓冲器因此，NBnew如下：NBnewkNRk-1jwFR1：：k]j1-jwsuc2：：k]j1-1. NBnewkjwFR½1：：k]j1-jwsuc½2：：k]j1-1¼并且在时刻k处的W中的“10 "比特等于|w [1.. k]|1 .一、以来在第一时刻，FR中没有有效数据，则应该wFR>1/4w预测值从第二个瞬间开始。因此，w中的从时刻2到时刻k计算，|w [2.. k]|1 .一、埃里西斯NBnew好的。wpred 1/21：：k]。1- jw½2：：k]j1-1分13秒210M. Zare/工程科学与技术，国际期刊23（2020）204b新Kpred1suc1基准数全部节点NRSD既往FR缓冲液优化FR Buffers FRBuffers减少NBN BnewDNBD NB %（简单）测试1633/510 - 1 - 100%（简单）测试21033/531 - 2-66.6%（简单）测试31266/1131 - 2-66.6%（中度）试验41394/1010 - 1 - 100%（中度）试验51265/941-3-75%（中度）测试61696/1341-3-75%（中度）试验71034/621 - 1 - 50%（中度）测试81675/9102 - 8 - 80%（中度）测试91675/940 - 4 - 100%（复合）测试101994/892 - 7-77.7%（复合）测试111994/862 - 4-66.6%（复合）测试1222124/1051-4-80%（复合）测试1324124/890 - 9 - 100%（复合）测试1428144/9134 - 9-69.2%（简单）MAC16111/290 - 9 - 100%（中等）HDLC发送器951/292 - 7-77.7%（复合）64点1351/251-4-80%复数FFT（复合）PDLX微处理器20135/13111- 10-90.9%（复数）MPEG 2平均缩减27133/7206- 14-70%5.3- 80.3%优化前的逻辑元件数优化后的逻辑元件数减少的逻辑元件数系统总面积缩减111981311.71%343319246.99%564548162.83%344327174.94%652641111.68%1073106013百分之一点二一11201107131.16%939896434.57%1746169056百分之三点二23802327532.22%23502312381.61%30853059260.84%305029241264.13%47094637721.52%38424913535.15%2240217565二点九厘13,18013,139410.31%22,96022,8411190.51%39,63339,536970.24%51.474.61%表2模拟结果NBnew的最大数目由最大数据存储在FR中的时刻确定该系统比所消除的逻辑元件大得多，并且这些系统中的总面积减少可以忽略不计。的NBnew 最大kfNb新 甘草次酸;0g ¼>与现有FR结构相比，基准中的平均FR缓冲器减量（DNB=N B-NBnew）是5.3个缓冲器减少最大f. w½1：：k]。 -jw½2：：k]j-1;0g/14mLDN B导致FR缓冲区面积平均减少80.3%。此外，如表2所示，FR缓冲器中的递减导致如图所示，Eqs. （6）和（14）是相似的，并且根据定理1，NBnew是FR结构中的缓冲器的最小数目NBnew¼N Bmin15mm7. 仿真结果我们将我们的方法应用于14个合成和5个实际系统，以比较先前FR结构中FR缓冲器的数量与我们提出的结构。如表2所示，在所有系统中，我们提出的结构与现有的FR结构相比包含更少的FR缓冲器（NBnewNB）。NB和NBnew（所提出的结构中的缓冲器）之间的比较表明，在大多数基准测试中，NBnew被减少到1或0。为了测试具有不同复杂度的不同系统，尝试在合成基准中覆盖所有可能的结构。基准的复杂性在表2中按颜色区分。测试1-3包含很少的节点并且具有简单的结构。测试4-9包含中等节点并具有中等结构，而测试10-14具有复杂结构。在实际系统中，MAC代表简单结构[3]，HDLC发送器代表中等结构[15]，64点FFT、PDLX微处理器和MPEG 2代表复 杂 结 构 [11 ， 2] 。 所 有 的 合 成 和 真 实 系 统 都 是 在 Quartus 工 具（Quartus是Altera的注册商标）中设计的，并且选择Stratix器件进行仿真。综合基准测试程序中的节点函数由Verilog编写，通过连接线连接在一起表2还示出了用于模拟基准的Stratix器件中减少的逻辑元件的数量可以得出结论，在具有较大NB（现有结构中的缓冲器）的系统中，更多的逻辑元件被消除。正如所看到的，elimi- nated逻辑元件导致更多的总面积减少简单的系统比复杂的系统。在复杂系统中，系统平均减少51.47个逻辑元件，总面积平均减少4.61%。从表2中的结果可以得出结论，所提出的优化在简单系统中导致大面积减小，在中等系统中导致中间面积在复杂系统中，总面积减少小于1%。然而，消除缓冲区的数量是大的，并导致缓冲区的复杂性递减因此，所提出的调度LID缓冲器优化旨在用于简单和适度系统中的面积减小，并且旨在用于复杂系统中的缓冲器复杂性减小。8. 结论我们提出了一个优化的FR结构，可以实现最小可能的缓冲区的FR时，系统设计在基于LID的调度。讨论了节点输入中的FR的概况，分析了其结构。FR中的缓冲器的最小数目和缓冲器的实际数目在定理1、2和3中描述。定理4证明了所提出的结构包含最少数量的缓冲器.所提出的结构的仿真结果表明，平均减少80.3%的FR缓冲器。此外，结果提出了一个平均51.9逻辑元件减少，最终在总系统面积平均减少4.61%。确认作者要感谢Isla- mic Azad大学Shahr-e-Qods分部支持这项工作的费用引用[1] 陈晓，张晓，陈晓，等.基于时间序列的多目标优化设计.北京：计算机科学出版社，2000 ， 24 （ 3 ） ： 100 - 101. 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