顶层模块 module RegisterFile(Addr,Write_Reg,Opt,Clk,Reset,A_B,LED); input [1:0]Opt; input [4:0]Addr;//读写寄存器地址 input Write_Reg,Clk,Reset,A_B; output reg [7:0]LED;//输出信号 wire [31:0]R_Data_A,R_Data_B; reg [4:0]R_Addr_A,R_Addr_B; reg [31:0]W_Data; initial LED <= 0; Fourth_experiment_first//实例化 F1(R_Addr_A,R_Addr_B,Write_Reg,R_Data_A,R_Data_B,Reset,Clk,Addr,W_Data); always@(Addr or Write_Reg or Opt or A_B or R_Data_A or R_Data_B) begin if(Write_Reg)//判断进行写入操作 begin case(Opt)// 2'b00: begin W_Data=32'h000f_000f; end 2'b01: begin W_Data=32'h0f0f_0f00; end 2'b10: begin W_Data=32'hf0f0_f0f0; end 2'b11: begin W_Data=32'hffff_ffff; end endcase end else if(A_B)//A_B为1时，读 begin R_Addr_A=Addr; case(Opt) 2'b00: LED=R_Data_A[7:0]; 2'b01: LED=R_Data_A[15:8]; 2'b10: LED=R_Data_A[23:16]; 2'b11: LED=R_Data_A[31:24]; endcase end else begin R_Addr_B=Addr; case(Opt) 2'b00: LED=R_Data_B[7:0]; 2'b01: LED=R_Data_B[15:8]; 2'b10: LED=R_Data_B[23:16]; 2'b11: LED=R_Data_B[31:24]; endcase end end endmodule解释一下这段代码，详细一点

这段代码实现的是一个寄存器文件(Register File)模块，用 Verilog HDL 语言实现。该模块包含了一个顶层模块(RegisterFile)，该模块的输入包括：

- Addr: 读写寄存器地址，5位二进制数；
- Write_Reg: 写使能信号，1位二进制数；
- Opt: 读写操作选择，2位二进制数；
- Clk: 时钟信号，1位二进制数；
- Reset: 复位信号，1位二进制数；
- A_B: A/B选择信号，1位二进制数。

该模块的输出是：

- LED: 输出信号，8位二进制数。

此外，该模块还包含了一些内部变量：

- R_Addr_A, R_Addr_B: 用于存储 A/B 两个寄存器的地址，5位二进制数；
- W_Data: 写入数据，32位二进制数；
- R_Data_A, R_Data_B: A/B 两个寄存器中的数据，32位二进制数。

在初始化阶段，LED 初始值为 0。

在 always 块中，根据输入信号的变化，分别进行写操作和读操作。如果 Write_Reg=1，则进行写操作；否则，进行读操作。如果 A_B=1，则进行 A 寄存器的读操作；否则，进行 B 寄存器的读操作。

对于写操作，根据 Opt 的值，分别将 W_Data 写入 A/B 两个寄存器中。对于读操作，根据 Opt 的值，从 A/B 两个寄存器中读出相应的数据，并将其赋值给 LED。