`timescale 1ns / 1ps module Register_file_sim( input[2:0] R_Addr,W_Addr, input Write_Reg,clk,W_Addr, input [31:0] W_Data, output [31:0] R_Data ); reg [31:0] REG_Files [0:7]; reg [2:0] i; assign R_Data=REG_Files[R_Addr]; always @(posedge clk or posedge reset) begin if(reset) begin for(i=0;i<=7i=i+1) begin REG_Files[i] = 0; end end else if (Write_Reg && W_Addr !=0) begin REG_Files[W_Addr] = W_Data; end end endmodule优化这段代码

这段代码可以做一些优化，例如：

1. 缩进不规范，可以调整为统一的缩进风格，增强可读性。
2. `W_Addr` 在 input 中被声明了两次，应该删除一次。
3. `reset` 信号没有在 input 中声明，应该添加。
4. `always` 块中的 `else if` 可以改为 `if-else` 结构，避免出现多重嵌套的条件语句。
5. `for` 循环可以使用 `generate` 结构来实现，代码更加简洁。

优化后的代码如下所示：

`timescale 1ns / 1ps

module Register_file_sim(
    input [2:0] R_Addr, W_Addr,
    input Write_Reg, clk, reset,
    input [31:0] W_Data,
    output [31:0] R_Data
);

    reg [31:0] REG_Files [0:7];
    assign R_Data = REG_Files[R_Addr];

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            for (genvar i = 0; i <= 7; i = i + 1) begin : RESET_LOOP
                REG_Files[i] = 0;
            end
        end
        else begin
            if (Write_Reg && W_Addr != 0) begin
                REG_Files[W_Addr] = W_Data;
            end
        end
    end

endmodule

优化后的代码更加简洁易读，同时也更加符合常见的代码风格和规范。