用VerilogHDL语言描述电路使寄存器堆模块完整，要求： 1.支持写入存储器32位数据；2.支持从存储器读出32位数据； 端口描述： module RegFile( input clk, // 写使能信号 input rf_wen, // 读地址 input[4:0] rf_addr_r1, input[4:0] rf_addr_r2, // 写入地址和写入数据 input[4:0] rf_addr_w, input[31:0] rf_data_w, // 输出端口 output[31:0] rf_data_r1, output[31:0] rf_data_r2 );

module RegFile(
input clk,
input rf_wen,
input [4:0] rf_addr_r1,
input [4:0] rf_addr_r2,
input [4:0] rf_addr_w,
input [31:0] rf_data_w,
output reg [31:0] rf_data_r1,
output reg [31:0] rf_data_r2
);

reg [31:0] reg_file [0:31]; // 32个32位寄存器

always @(posedge clk) begin
if (rf_wen) begin // 写操作
reg_file[rf_addr_w] <= rf_data_w;
end
end

assign rf_data_r1 = reg_file[rf_addr_r1];
assign rf_data_r2 = reg_file[rf_addr_r2];

endmodule

上述代码描述了一个基本的寄存器堆模块，支持写入和读出32位数据。输入端口包括时钟信号clk、写使能信号rf_wen、读地址rf_addr_r1和rf_addr_r2、写入地址rf_addr_w和写入数据rf_data_w，输出端口包括读出数据rf_data_r1和rf_data_r2。模块中使用了一个32x32的寄存器数组reg_file，每个寄存器占用32位，用于存储数据。在时钟上升沿触发时，如果写使能信号rf_wen为1，则将数据写入到指定地址的寄存器中。读操作时，通过读地址rf_addr_r1和rf_addr_r2来读出对应的数据，并将其输出。