用verilog 写一个mux结构

好的，下面是一个简单的 2:1 Mux 的 Verilog 代码示例：

module mux_2to1 (input a, b, sel, output y);
    assign y = (sel == 1'b0) ? a : b;
endmodule

这个 Mux 有两个输入 a 和 b，一个选择信号 sel，一个输出 y。当 sel 为 0 时，输出 y 等于 a；当 sel 为 1 时，输出 y 等于 b。