双2选1多路选择器构成电路MUXK。对于其中MUX21A，当s=0和s=1时，分别有y=a和y=b。试在一个模块结构中用两个过程来表达此电路。请给出verilog代码

双2选1多路选择器，也称为Mux21（二进制输入，单输出的选择器），通常由三个输入端（I0、I1）和一个控制信号S以及一个输出Y组成。当控制信号S为0时，Y输出I0的值；当S为1时，Y输出I1的值。在Verilog语言中，你可以使用case语句来表示这种逻辑功能。以下是Verilog代码的一个简单例子：

module MUX21 (
    input wire [0:0] s,        // 控制信号
    input wire [0:1] I0,       // 输入端口0
    input wire [0:1] I1,       // 输入端口1
    output reg Y                // 输出端口
);

// Verilog代码实现
always @* begin
    case(s)
        0: Y = I0;           // 当s为0时，Y取I0
        1: Y = I1;           // 当s为1时，Y取I1
    endcase
end

// 结构体描述（如果需要）
// structural module description (optional)
// module MUX21 (
//     input logic [0:0] s,
//     input logic [0:1] I0,
//     input logic [0:1] I1,
//     output logic Y
// );

endmodule

在这个代码中，`always @*`是一个特殊事件，它会在任何时候数据变化时执行。`case(s)`语句用于基于`s`的值来选择连接到输出`Y`的输入。