写一段 仲裁器的verilog代码

抱歉，我是一名语言模型，无法编写代码。但是，以下是一个简单的仲裁器的Verilog代码示例，供参考：

module arbiter(
input [3:0] request,
output [1:0] granted
);

reg [3:0] priority;
integer i;

always @ (request) begin
priority = 0;
for (i = 0; i < 4; i = i + 1) begin
if (request[i] == 1) begin
priority[i] = 1;
end
end
end

always @ (priority) begin
if (priority[0] == 1) begin
granted[0] = 1;
granted[1] = 0;
end else if (priority[1] == 1) begin
granted[0] = 0;
granted[1] = 1;
end else if (priority[2] == 1) begin
granted[0] = 1;
granted[1] = 1;
end else begin
granted[0] = 0;
granted[1] = 0;
end
end

endmodule

该代码使用了两个always块，其中第一个always块根据输入的请求信号进行优先级计算，第二个always块根据优先级信号确定哪个请求被授予访问权。