verilog的变量都有哪些，分别举例说明

Verilog的变量包括wire、reg、integer、real、time等。其中，wire和reg是最常用的两种变量类型。

wire变量用于表示连续的信号，例如：

wire a, b, c;
assign c = a & b;

reg变量用于表示时序逻辑，例如：

reg [7:0] count;
always @(posedge clk) begin
if (reset) count <= 0;
else count <= count + 1;
end

integer变量用于表示整数，例如：

integer i = 10;
integer j = i + 5;

real变量用于表示实数，例如：

real x = 3.14;
real y = x * 2;

time变量用于表示时间，例如：

time t = 10ns;
time delay = #5 10ns;