VHDL——全减器的实现（元件例化）

全减器是一种基本逻辑电路，可以用于实现两个二进制数的减法运算。下面是一个用 VHDL 实现全减器的例子，使用元件例化的方法实现。

-- 全减器的实现
library ieee;
use ieee.std_logic_1164.all;

entity Full_Subtractor is
    port (A, B, Cin: in std_logic;
          Diff, Bout: out std_logic);
end Full_Subtractor;

architecture arch of Full_Subtractor is
    component XOR2 is
        port (I1, I2: in std_logic;
              O: out std_logic);
    end component;
    
    component AND2 is
        port (I1, I2: in std_logic;
              O: out std_logic);
    end component;
    
    signal Tmp1, Tmp2: std_logic;
begin
    -- 实例化 XOR2 元件
    U1: XOR2 port map (A, B, Tmp1);
    U2: XOR2 port map (Tmp1, Cin, Diff);
    
    -- 实例化 AND2 元件
    U3: AND2 port map (A, B, Tmp2);
    U4: AND2 port map (Tmp2, Cin, Bout);
end arch;

在上面的代码中，我们定义了一个名为 `Full_Subtractor` 的实体，它有三个输入端口 `A`、`B` 和 `Cin`，两个输出端口 `Diff` 和 `Bout`，分别代表两个二进制数的差和借位。接着，在架构部分中，我们先定义了两个子元件 `XOR2` 和 `AND2`，它们用于实现全减器的功能。然后，我们使用元件例化的方法，将这两个