Error (12007): Top-level design entity "ly" is undefined

这个错误通常是由于 Quartus Prime 工程中没有定义顶层设计实体，或者定义的顶层实体名称与 Verilog HDL 代码中的模块名称不一致所导致的。

要解决这个错误，您需要确保工程中已经定义了顶层设计实体，并且该实体的名称与 Verilog HDL 代码中的模块名称一致。

在 Quartus Prime 中定义顶层设计实体的方法如下：
1. 在工程目录下新建一个新的 Verilog HDL 文件，并在其中定义顶层设计实体。例如：

module top(
    // 输入和输出端口
    input clk,
    input [3:0] sw,
    output [7:0] seg,
    output [7:0] sel
);

// 实例化动态显示模块
dynamic_display dd_inst(
    .clk(clk),
    .sw(sw),
    .seg(seg),
    .sel(sel)
);

endmodule

2. 在 Quartus Prime 工程中添加该 Verilog HDL 文件，并将其设为顶层设计实体。具体来说，可以通过以下步骤完成：
- 打开 Quartus Prime 工程
- 在左侧的项目导航栏中找到该 Verilog HDL 文件，右键单击该文件并选择“Set as Top-Level Entity”选项
- 确认设置，并编译 Quartus Prime 工程

如果您已经定义了顶层设计实体，并且名称一致，但仍然遇到了这个错误，那么可能是由于 Quartus Prime 工程中的设置出现了问题。您可以尝试重新创建一个新的 Quartus Prime 工程，并将 Verilog HDL 代码和其他必要的文件添加到该工程中，然后再试一次。