写一个verilog的rom读取代码

以下是一个简单的 Verilog ROM 读取代码示例：

module rom (
    input [7:0] addr,
    output reg [7:0] data
);
    reg [7:0] mem [255:0]; // 创建一个 256x8 的内存数组

    // 初始化内存数据（可以用其他方式初始化）
    initial begin
        $readmemh("rom_data.hex", mem);
    end

    // 从 ROM 中读取数据
    always @(*) begin
        data = mem[addr];
    end
endmodule

在上面的代码中，我们创建了一个名为 `rom` 的模块，它有一个 8 位地址输入 `addr` 和一个 8 位数据输出 `data`。我们还创建了一个 256x8 的内存数组 `mem`，并在 `initial` 块中初始化它。

在 `always` 块中，我们使用 `@(*)` 表示该代码块当任何输入信号发生变化时都会被执行。在该代码块中，我们从 ROM 中读取数据，并将其分配给 `data` 输出。

请注意，此代码仅用于演示目的，并且可能需要根据您的具体应用程序进行修改。