写一个含有clk、rst、PCF、PC_Branch、PC_Next、WE、IsValid、IsBranch、PredictPC信号的32位分支目标缓冲器的verilog代码

以下是一个简单的32位分支目标缓冲器的 Verilog 代码，其中包含 clk、rst、PCF、PC_Branch、PC_Next、WE、IsValid、IsBranch 和 PredictPC 信号。

module branch_target_buffer (
    input clk,              // 时钟信号
    input rst,              // 复位信号
    input [31:0] PCF,       // 当前指令地址
    input [31:0] PC_Branch, // 分支指令地址
    input [31:0] PC_Next,   // 下一条指令地址
    input WE,               // 写使能信号
    input IsValid,          // 当前指令是否有效
    input IsBranch,         // 当前指令是否为分支指令
    output [31:0] PredictPC // 预测的分支目标地址
);

    reg [31:0] target_buffer [0:3]; // 4个缓存行, 每个缓存行包含一个目标地址和一个标记位
    reg [1:0] tag [0:3];            // 每个缓存行都有一个唯一的标记位
    reg [1:0] LRU;                  // 缓存行的最近未使用标记位
    reg [31:0] target;              // 目标地址
    reg [1:0] new_tag;              // 新的标记位

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            target_buffer <= 0;
            tag <= 0;
            LRU <= 0;
        end else if (WE && IsValid && IsBranch) begin
            // 计算缓存行索引
            new_tag = {PCF[31:30], PC_Branch[31:2]};
            case (new_tag)
                2'b00: index = 0;
                2'b01: index = 1;
                2'b10: index = 2;
                2'b11: index = 3;
            endcase

            // 更新缓存
            target_buffer[index] <= PC_Branch;
            tag[index] <= new_tag;
            LRU <= LRU + 1'b1;
            if (LRU == 2'b11) LRU <= 0;
        end
    end

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            target <= 0;
        end else begin
            // 查找缓存
            case ({PCF[31:30], PC_Branch[31:2]})
                2'b00: index = 0;
                2'b01: index = 1;
                2'b10: index = 2;
                2'b11: index = 3;
            endcase

            if (tag[index] == {PCF[31:30], PC_Branch[31:2]}) begin
                target <= target_buffer[index];
            end else begin
                target <= PC_Next;
            end
        end
    end

    assign PredictPC = target;

endmodule