verilog中parameter用法

在 Verilog 中，parameter 是一种常量定义，它可以用来定义模块中的常量值。它类似于宏定义，在编译时会被替换为指定的值。parameter 可以用于定义数字、字符串、布尔值等类型的常量。下面是 parameter 的用法示例：

module my_module #(parameter WIDTH = 8) (
  input [WIDTH-1:0] data_in,
  output [WIDTH-1:0] data_out
);
  
  // 使用 parameter 定义常量
  parameter MASK = 8'hFF;
  
  // 在模块中使用常量
  assign data_out = data_in & MASK;
  
endmodule

在上面的示例中，定义了一个带有一个参数 WIDTH 的模块 my_module，该参数默认值为 8。在模块中还定义了一个常量 MASK，其值为 8'hFF。在模块中使用了常量 MASK 对输入数据进行了与运算，得到输出数据。需要注意的是，parameter 定义的常量值不能在模块中被修改。