写一串Verilog代码展示wire型变量，reg型变量和parameter型变量的用法

在Verilog HDL语言中，`wire`、`reg`和`parameter`是三种基本的数据类型，它们用于电路设计中的信号声明。下面是一个简单的例子，展示了这三种类型的用法：

// 定义一个parameter，它是在编译时确定的常量
parameter WIDTH = 8; // 一个宽度为8位的常数

// 定义一个wire型变量，通常表示输入/输出端口，其值可以由外部决定
input wire clk;  // 一个时钟输入
output wire led;  // 一个LED输出

// 定义一个reg型变量，它是内部状态机的存储单元，可以在任何时候改变它的值
reg [WIDTH-1:0] counter; // 一个8位计数器

initial begin
    // 初始化参数和变量
    led = 0;
    counter = 0;

    forever begin
        if (clk) begin
            counter = counter + 1;  // 当时钟上升沿时更新counter
            if (counter == WIDTH) begin
                counter = 0;   // 当计数值达到最大时重置
                led = ~led;  // 反转LED状态
            end
        end
    end
end

在这个例子中，`WIDTH`是一个parameter，代表一个固定大小的数组范围；`clk`和`led`是wire型，分别接收输入和传出数据；`counter`是reg型，作为内含模块的一个寄存器，在循环中随着时钟上升沿递增。