用verilog写一段简单的代码和测试代码，其中包括reg、wire和parameter变量

在Verilog中，`reg`用于表示寄存器，存储状态会在每次系统时钟周期更新；`wire`用于表示信号线，它们传递数据而不储存；`parameter`则是在设计阶段就确定的常量。这里有一个包含这些元素的简单示例，它定义了一个计数器和测试代码：

// 定义一个3位的计数器，counter_reg是一个reg变量，clock是一个input clock信号
module counter (
    input wire clk,
    output reg [2:0] counter_reg
);

// parameter声明一个常量，divider参数等于计数器的最大值
parameter WIDTH = 3;
parameter MAX_VALUE = 2**WIDTH - 1;

// 初始化计数器
always @(posedge clk) begin
    if (counter_reg == MAX_VALUE) begin
        counter_reg <= 0; // 当达到最大值时重置
    else
        counter_reg <= counter_reg + 1'b1;
    end
end

// 测试模块
module test_counter;

// 创建计数器实例
counter uut(clk, counter_reg);

// 仿真时钟源
reg clk_source = 1'b0; // 开始时为低电平
initial begin
    #10 clk_source = 1'b1; // 设置时钟为高电平
    forever begin
        #50; // 每50个周期改变一次counter_reg
        $display("Counter: %b", counter_reg);
        clk_source = ~clk_source; // 反转时钟
    end
end

// 主函数
initial begin
    $finish;
end

endmodule

在这个例子中，`counter`模块的计数器每次时钟上升沿递增，而`test_counter`模块作为测试驱动程序，持续改变外部时钟源`clk_source`的状态来查看计数器的变化。